sinhronā un asinhronā

[s_vlsi]

var kāds man pateikt atšķirību starp sinhrono un aynsynchronous reset ar Verilog kodu? kas reset mums būtu iet uz? :?: Thanks & Regards

 

[sree205]

kāpēc nav u lasīt grāmatas par nodzēš ar Clifford Cummings? šo saiti ir grāmatu par nodzēš, tas palīdzēs jūsu sapratni. http://www.sunburst-design.com/papers/

 

[louisnells]

Ar sinhrono viena reset notiek tikai tad, kad pulkstenis darbojas (vai nu + ve iet vai-ve iet pulss). ti: jums ir izveidojuši reset signāls līdz pulksteņa malu paraugiem to. Bet asinhronā reset reset notiek uzreiz.

 

[zainmirza]

plz arī rakstīt apm pārvades, ti, sinhronā un asinhronā Transmission.

 

[louisnells]

Ja pārsūtīšana ir synchrounous būs dažas atsauces signāls (pulkstenis), kas padara vienaudžiem iesaistīties saziņas soli unisonā. ICSP savienojumu PIC programmētājs μC ir sinhronā, jo ir atsauce pulksteni ICSP. Jo asinhronas pārraides nebūs šādu refernce signālu. Piemēram RS232 nav pulksteņa signālu visiem. [Quote = zainmirza] plz arī rakstīt apm pārvades, ti, sinhronā un asinhronā Transmission. [/Quote]

 

[dsocer]

sinhronā: vienmēr @ (posedge CLK) sākas if (RST == 0) ...... vēl .............. beigās asinhrono: vienmēr @ (posedge CLK vai negedge RST) Es domāju, ka sinhroni, ir labāk visvairāk pieteikumus.

 

[sree205]

Incase saņemt asinhrons ievadi, kā padarīt to sinhronizēt bez metastability ir divreiz flop asinhrons norādījumus un izmantot izejas otrā kritiens dizains. Tā pati metode attiecas arī uz signālu šķērsot no vienas pulksteni domēna uz citu.

 

[shankarmit]

Asynchornous reset ir neatkarīgi no pulksteņa un reset darbosies .. izmantot, ja reset = 1, tad .. elsif (Vienmēr @ pulkstenis) .. Jo sinhronā reset .. tikai tad, ja pulkstenis ir aktīvs (postive vai negatīva) .. un reset darbosies tad, ja (alwy @ clocl) ja (reset) .. sorry es neesmu labs Verilog .. u rakstīt šādā veidā .. Uz Shankar

 

[eelinker]

Jo Dieva vārds diffrences ir: 1) asynchronus nav pulksteni un pamatojoties uz vārtiem kavēšanos, nevis flip-flop. 2) asynchronus neatbalsta CAD rīkus, tāpēc nav saprātīgi izstrādāt asinhronā. 3) vairāk informācijas par asinhrons projektēšanas attiecas uz ASCnotes.pdf tīmeklim. uz

 

[vcnvcc]

dažiem punktiem apm reset synch. un Async 1. Asinhronā reset ir ātrs salīdzinot ar sinhronizāciju, ņem mazāk datortehnika, ņem mazāk enerģijas, bet izredzes ir tur laika pārkāpumu attiecībā uz Async reset.

 

[bansalr]

Plz dodieties uz saites zemāk, lai ir vairāk diskusiju par async vs sinhronizācijas http://www.deepchip.com/items/0396-01.html

 

[kaustubhkhole]

Pulksteni un bez pulksteni! šis ir visvienkāršākais def .....

 

[haytham]

Hi Sinhronā reset līdzekļi, lai paraugu reset ar pulksteni malu (vai nu poz vai neg) Kaut pārraide reset līdzekļus, lai atjaunotu, ja kādreiz reset stāvoklis ir aktīvs. Svarīgs jautājums par asynchrounous reset ir, lai tas e izņem synchrnously no moduļa reset ieguldījumu, un tas tiek uzskatīts par jautājumu sistēmu integrācija. šādu Verilog ir pareiza

sinhronā: vienmēr @ (posedge CLK) sākas if (RST == 0) ...... vēl .............. beigās asinhrono: vienmēr @ (posedge CLK vai negedge RST)

Par digitālo IC dizains, mēs vienmēr izmantot asynchrnous reset sinhronai pārraides līdzekļiem, kas pulksteņa signāls, tiek nodota ar, bet viena asinhronas datu, nav arī pulksteni info vispār. Jo asynchrnous pārraidi, pulkstenis tiek atkārtoti ekstrahē FOM datus, izmantojot KDR shēmas (pulksteņu datu atgūšana) un tad dati tiek sinhronizēti ar pulksteni uztvērēju domēnu, izmantojot 2 FF's vismaz Paldies

 

[polymath]

Saprast vārdi: sinhroni un pārraide Jums būs izprast metodi, pamatojoties uz Sinhronā un pārraide - neko. Erudīts