signālu un mainīgo VHDL

[ahmadagha23]

Hi, kas ir diffrence starp signāla un mainīgais vhdl vērā īstenošanu (kas ir aparatūra, kas signālu un mainīgo karti, lai?) Un kāpēc šādu programmu:? Arhitektūra var no testa sākuma process (CLK) mainīgais c: std_logic_vector (0 7); mainīgā d: std_logic_vector (0 līdz 7); sākas tad, ja CLK = "1", tad c: = a, d: = c; b

 

[delay]

Lasīt šo saiti http://www.edaboard.com/ftopic78950.html un izdomāt savu atbildi.

 

[desea]

Mainīgo lieto, lai aprakstītu savu loģisko funkciju veikšanai. parasti tas nav sintezētu aparatūras object.In kārtas process, kas ir "CLK" tajā ir paaugstināta riska sarakstā. Signāls ir sintezēts uz D flip-flop. Tad let's to apskatīt savas divas arhitektūras. Pirmais arhitektūra izriet no DFF, kas savienoja "", kā tas ir D un "b", kā tas ir J mainīgā c un mainīgo d tika atcelts sintēzes instrumenti. Otrajā arhitektūra spriest trīs DFF.DFF1 ir "a", jo tā D, "c", jo tā ir Q; DFF2 ir "c", jo D un "d" kā Q; DFF3 ir "d" kā D un "b", kā to Q. Tātad, jūsu pirmais arhitektūra, signālu b tika noteikta vērtība signālu pēc viena CLK. bet savā otrajā arhitektūra, signālu b tika noteikta vērtība, signāla b pēc trim CLK.

 

[cesardelahoz]

mēģiniet šo saiti, http://www.ece.concordia.ca/ ~ kasiar / variables_signals.pdf

 

[bercam]

Hi ahmadagha23, galvenā atšķirība starp signāla un mainīgais ir tajā brīdī, kad atjaunina savas vērtības. Variable-> Šis veids tiek definēts procesā bloka (ne vienlaicīgi izpildei). To vērtību atjaunināšanu, veicot atbilstošu uzdevumu. Signālu -> Šis veids var definēt no procesa īpašības, jebkurš jaunu notikumu signālus ir buferšķīdumā un nav atjaunināts līdz izpildes gaitas procesu.

 

[bibo1978]

Hi, I dunno what do you mean ar dūri kodu gada pirmais kods ir, piemēram, slikta kodēšanas stilu, izmanto divus mainīgos kā vadi "bezjēdzīgu", lai pirmais kods ir tikai jāreģistrējas, taču kaut arī es domāju, ka jums jāpievieno, ja clk'event un CLK = "1" "rising_edge" Es nekad wrote ja CLK = "1", kas darīt reģistru, šķiet mulsinoši tomēr mightwork kā CLK ir process jutības sarakstā, bet es neesmu pārliecināts, ka otrais kods varētu būt pāreja reģistrs "trīs reģistri mēroga maiņu reģistru", ja tas tika realizēta kā clk'event un CLK = "1", Vispār, strādājot ar mainīgajiem lielumiem ir jābūt uzmanīgiem, lai piešķirtu mainīgo visos procesa "citādi apstākļi ja vai gadījumā, nosacījumu vai evena noklusējuma vērtību "arī tur varētu būt ANO atzinīgi slēgmehānismi. Ibelieve jums vajadzētu izlasīt ABL dizaina grāmata ir diezgan laba

 

[bercam]

Visi mainīgie iesaistījās procesā, teikumu un CLK jāiekļauj sensivity sarakstā. process (CLK, var_a, var_b) mainīgas var_a, var_b: skaitlis; sākas tad, ja CLK = "1", tad: = b endif end process

 

[cesardelahoz]

eemapi, jūs varat atrast daudz lielisku vhdl konsultācijas, edaboard, meklēt forumos

 

[ydao]

Visi mainīgie iesaistījās procesā, teikumu un CLK jāiekļauj sensivity sarakstā ... tu esi pārliecināts?