Setup n Turiet Voilation laika grafiks ziņojumā

[nic4u]

var kāds man pateikt, lasot laika atskaiti, kā mēs tieši uzzināt, ja ir 1) setup voilation 2) turiet voilation m īpaši jautājot par XILINX ISE thnx iepriekš

 

[nic4u]

m dissapointed bez atbildes ok .... tad plz man pateikt šo: Par XILINX ISE, kas TWR (laika atskaite) fails, beidzot vienmēr ir tabula THT parādīti daži setup un turiet vērtības ... daži pozitīvi .. . dažas negatīvas n dažas nulles (par tur ).... plz help me atkodēt šo tabulu .... wat darīt šos pozitīvos n negatīvām vērtībām neizsaka .... ceru saņemt atbildi tūlīt FRM daži ekspertu vai vismaz pasakiet man, vai ir kāds par dažādiem ziņojumiem, ko XILINX ISE rīks dokumentus .... thnx

 

[echo47]

"TRACE" nodaļā ISE "attīstības sistēmu Reference Guide" aprakstīts Trace ziņojumu (laiks ziņojums). Tā būtībā I nodarbojas ar termiņiem: Vispirms es pievienot laiks ierobežojumi uz manu dizainu. Ļoti svarīgi! Tad es sintezēt to, maršrutu, un palaist Trace (laiks analizators). Ja laiks ziņojums rāda nulli laika kļūdas un "visi ierobežojumi ir ievēroti", tad dizains ir labi iet, bez uzstādīšanas vai turēt pārkāpšana vai citi laika plānošanu saistītās problēmas. Ja Trace atklāj dažas problēmas, tad laika ziņojumā ir informācija par sliktāko pārkāpējiem. Protams, lai iegūtu precīzu ziņojumu, man ir izmantot visaptverošu laika ierobežojumiem.

 

[FPGAs]

Sinhronai shēmas, tas ir OK, ja nav laika kļūda. Bet, asinhrono shēmu, nav laika kļūda nenozīmē, ka tā atbilst konstrukcijas specifikācijām.

 

[echo47]

ISE paredz laika ierobežojumus, asinhrono shēmu too. Laiks pārskats parādīs neatbilstošu signāliem.

 

[nic4u]

thnx echo .. THT bija gr8 palīdzību var u man pateikt, kāpēc dont mēs turiet pārkāpumiem FPGA (plz labot mani, ja im nepareizi) Es domāju, ka, setup voilations pārbauda n ziņo tieši no Input nobīde Constraint (ja tas ir izpildīts, tad nav pārkāpumiem ... pareizi ??)..... bet es nekad neesmu redzējis nevienu tur voilation jebkurā no maniem dizaina .... Trace apmācība saka, ja tur pārkāpumi r tur, tas ziņos u. ... Vai kāds jebkad Aiztur pārkāpumiem ... ja jā, var u PLZ daļa THT ... (ja iespējams plz daļu ur laiks Ziņojumā arī .. THT būs B gr8 paskaidrojumi) thnx

 

[echo47]

Man nav konstatējušas turiet pārkāpumiem ISE, bet acīmredzot tās tomēr rodas noteiktās situācijās. Meklēt XILINX tīmekļa vietnē "paturēt pārkāpums", un jūs atradīsiet dažus piemērus. Jā, setup un turiet termiņš ir pārbaudīts pad ieejas flops, un visur citur iekšā FPGA, ja jūs norādītu attiecīgos laika ierobežojumiem. Ievades Ofseta ierobežojumi - man nav izmantoti, ka viens uz ilgu laiku, tāpēc es neesmu pārliecināts par savu rīcību. XILINX ierobežojums sintakse var būt mulsinoša. Tas ir viegli noteikt ierobežojumus, nav darīt to, ko jūs tās paredzējis darīt.