sdf anotācija simulācijas jautājumu

[elvishbow_zhl]

HI, visi pēc mana sintēze, nav laika pārkāpumiem dizains. Tad man sdf failu un izmantot sdf_annotate () in netlist simulācijas, izmantojot ncverilog. Ja konstrukcija nav sdf atpakaļ anotāciju, simulācijas rezultāts ir pareizs citādi, kad es pievienot sdf_annotate ar sdf failu, rezultāts ir nepareizs. Kas man jādara nākamreiz? Paldies ......

 

[rol73]

Jūsu sdf fails nāk no post-izkārtojums parazitāras ekstrakcijas? Tas nav pārāk dīvaini, lai katalogā atrastu kādu pārkāpumu galīgajā post-izkārtojums simulāciju: iespējams tikai tip ir padarīt stingrāku, kā iespējams, jūsu sinthesys procesu! Izmantojiet kādreiz laika ierobežojumus sliktākais nekā vajadzīgs: lai jūsu desing būs stabils!

 

[AlexWan]

Savā iepriekš simulācija, ja jums anotēt SDF failu, rezultāts neatbilst jūsu RTL simulācijas. Jūsu varat pārbaudīt jūsu skriptu failu sintēzi. Varbūt jūsu dizains var neatbilst jūsu ciklu prasības.

 

[lailiya]

salīdzinātu savu viļņu forma pirms un pēc sdf anotācija, pievērst lielāku uzmanību dizainu inition. varbūt reset signāls ir dažas problēmas.

 

[always@smart]

[Quote = lailiya] salīdzinātu savu viļņu forma pirms un pēc sdf anotācija, pievērst lielāku uzmanību dizainu inition. varbūt reset signāls ir kāda problēma [/quote]. --------------------------------------- ------------------------------------ Es piekrītu lailiya, dažkārt problēma ir no asinhronas reset. ja laiks problēma notikt pašā sākumā simulācijas, mainīt reset laiku, iespējams, tā darbosies. - Vienmēr @ smart

 

[sandusty]

Pirms jūs pabeidzis savu dizainu, jums jānokārto ieejas līmenī simulācija ar post izkārtojums sdf. Protams, PT varētu jums palīdzēt paātrināt laika pārbaudi. Jūs, iespējams, nav laika vēlreiz sintēzes visiem jūsu dizaina vēlreiz. Jums vajadzētu mēģināt atrašanās vietā optimizācija, eko, bufera izmēriem, bufera ievietošanas, ... pirmās.

 

[eexuke]

varbūt sintēze rīks un simulācijas rīks izmanto dažādas algoritmu, lai aprēķinātu one timing.So ir pārkāpums, citas nav

 

[gerade]

[Quote = elvishbow_zhl] HI, visus pēc mana sintēze, nav laika pārkāpumiem dizains. Tad man sdf failu un izmantot sdf_annotate () in netlist simulācijas, izmantojot ncverilog. Ja konstrukcija nav sdf atpakaļ anotāciju, simulācijas rezultāts ir pareizs citādi, kad es pievienot sdf_annotate ar sdf failu, rezultāts ir nepareizs. Kas man jādara nākamreiz? Paldies ......[/quote] tu darīji STA? laiks pārbaude ir detalizētāk, un es domāju, ja jums nav pabeidzis izkārtojumu, muguras anotācija simulācija, šķiet, nav nepieciešama.

 

[realtek]

Ko tu domā ", rezultāts ir nepareizs" Kur jūsu sdf nāk no? Ja jūsu sdf nāk no iepriekš sim (palaist DC), tad sdf ir tik, ko vēlaties, jums ir nepieciešams got post-izkārtojums sdf, ja tas ir post-izkārtojums sdf un ko tu domā ir simulācija Pattern pārbaudīt kļūdas Just Trace viļņiem (ieejas līmenī izsekot, recommand izmantot Debussy), Jums vajadzētu spēt atrast timeing pārkāpumiem viļņu noskaidrotu, kāpēc tas notiek, mainīt RTL vai .....

 

[qjlsy]

Parasti, izejvielas (netlist & sdf datne) post-simulācija ir no aizmugures izkārtojumu rezultātu. Jo aizmugure izkārtojumu, pulksteni koku un skenēšanas loģika tiks ievietota. No izkārtojums rezultāts sdf ir precīza. Ja tikai izmantot izejas no dc, jo 1. synthsys tiek lēsts (take wireload piemēram), daudz informācijas nav pareiza. Šādā situācijā, pat jūs salīdzināt dc ir laiks ziņojumu un PT ir laiks ziņojumu, tie arī nav pilnīgi saskaņot.