samazinot pulksteni ātrums

[Usmans]

Assalam o Alaikum uz visiem!
i saskaras ar vienkāršu problēmu, strādājot par FPGA>>> i am, izmantojot spartan2e FPGA & D2SB kuģa, kā u var uzzināt pulksteni ātrumu šīs FPGA ir 50Mhz.Es gribēju palaist vienkāršu kārtas komponents (JK FFP) par to, visi K kombinācijas J & ieguldījumu JK Flip kritiens darbi naudas sodu, bet kad abi ievadi kļūst par 1, tad izejas nav derīga iemesls ātrgaitas es neredzu togling .. ...... tā, kas jādara, lai redzētu skaidri togling par produkciju.citiem vārdiem, kā samazināt pulksteni ātrumu un .... lietot savā dizaina
regards,
Muhammad Usmans

 

[Sathish]

Jūs varat Ļoti labi tipa modulis, ko skaita pulkstenis pozitīvo malu un ražo savu pulksteni signālu.

 

[echo47]

Usmans es nesaprotu "produkcija nav derīgs."Kritiens ir outputting 25 MHz kvadrātveida vilnis, ir skaidri redzams gandrīz jebkuru osciloskopa.Ko, Jūsuprāt vietā?

 

[Renjith]

Hi,
ceru, ka ur mēģinot skatīties izejas LED FlipFlops par.ur acis nevar darbu, ātri.mēģināt c, ka piemērošanas jomu, vai mēģināt samazināt ātrumu ur CLK, lai u var redzēt ieslēdzot uz LED pati.Izmantot 26 bitu skaitītājs un dod tā MSB mazliet pulksteni ur J & K.U jāspēj redzēt LED ieslēdzot uz 1sek.

 

[Usmans]

Cienījamie atbalss!
Es domāju no manas paziņojumu "produkcija nav derīgs", ir tas, ka es nevaru redzēt savu produkciju ieslēdzot, bet rezultāts ir dim par .... kā es esmu, izmantojot LED produkciju.Es zinu, ka frekvences ir krietni augstākas, lai es nevaru redzēt skaidri,,, bet es vēlos zināt, kā samazināt ātrumu mirgo tā, ka es redzu produkciju (LED) togling ļoti skaidri ,,,,,
i am ieslēdzot pulksteni produkcijas pozitīvo malas manā kodu FFP.

cieņu,
Muhammad Usmans

 

[echo47]

Ok, LED pie 25 MHz būs problēma.

Te ir neliels Verilog modulis, kas sadala 50 MHz pulksteni 2 ^ 24, lai radītu 3 Hz ļauj signālu un pēc tam to izmanto, lai pārslēgtos kritiens.Tas ir pilnīgi sinhrono.

Kods:

modulis top (CLK, ārā);

"Define CBITS 24 / / 50 MHz jādala ar 2 ^ 24 dod aptuveni 3 Hz

ieejas CLK;

reg [`CBITS-1: 0] cnt = 0; / / counter

reģistrācija lēni = 0; / / lēna pākšaugi

izejas reg kas = 0;vienmēr @ (posedge CLK) sākas

cnt <= cnt 1;

lēni <= (cnt == 0); / / viens impulss uz cnt ciklā

ja (lēns) sākas

kas <= ~ īstenotas; / / pārslēgtos izejas

beigas

beigas

endmodule