Saglabājot moduļi laikā sintēzi RTL Compiler

[ryodan_2004]

Man ir pulkstenis ģenerators manā dizains, kas sastāv no dažiem cascaded invertoriem. Tomēr laikā sintēzes rīku svītrots / ignorēja lielāko invertoru padarīt nepareizas aparatūras īstenošanu. Jebkura RC skripta komanda, lai saglabātu pulksteni ģenerators moduli? TIA

 

[jbeniston]

Izmēģiniet: set_attribute preserve_module taisnība [find /-subdesign mod_name]

 

[FvM]

Ziņots, uzvedība var atrast ar jebkuru ABL kompilatoru, izraisa tas ir nepieciešams, lai samazinātu loģiku. Ring oscilatori ir uzskatāmi kā bezjēdzīgi kavēšanos. Turpmāk sintēze atribūti strādā ar Altera Quartus, bet arī jāpalīdz citiem kompilatoru. Ja tā nav, iepazīties ar lietošanas instrukciju īpašu sintaksi. Alternatīvi sintēzei atribūti HDL, arī rīku īpašos ierobežojumus var izmantot.

 / / sintēze atribūts, lai saglabātu daudzkombināciju signāliem Verilog vadu my_wire / * sintēzes paturēt = 1 * / / / Verilog (* turēt = 1 *) wire my_wire / / Verilog-2001 - sintēze atribūts, lai saglabātu daudzkombināciju signālu in VHDL signāls my_wire: bit; atribūts syn_keep: boolean; atribūts syn_keep no my_wire: signāls ir patiesa;

 

[pete_lu]

/ / Synopsys dc_script_begin / / set_dont_touch {instance_name} / / Synopsys dc_script_end Es domāju, ka tas ir vieglākais veids, kā saglabāt savu invertoriem.