RTL Vs FPGA

S

spbshankar

Guest
Vai kāds izskaidrot atšķirību starp RTL un FPGA.Uz šo jautājumu lūdza wipro intervija

 
<a href="http://www.komputerswiat.pl/nowosci/internet/2011/19/internet-z-zagwarantowana-predkoscia.aspx"> <img align="left" src="http://www.komputerswiat.pl/media/2011/129/1868988/internet-zaj.jpg" /></a> Dostawcy internetu będą musieli wpisać w umowy z klientami minimalną gwarantowaną szybkość internetu.<img width='1' height='1' src='http://rss.feedsportal.com/c/32559/f/491281/s/14b42071/mf.gif' border='0'/><br/><br/><a href="http://da.feedsportal.com/r/101091715048/u/0/f/491281/c/32559/s/14b42071/a2.htm"><img src="http://da.feedsportal.com/r/101091715048/u/0/f/491281/c/32559/s/14b42071/a2.img" border="0"/></a>

Read more...
 
RTL ir stils kodēšanas synthesizable VHDL vai Verilog.Citiem vārdiem sakot, tas, kā jūs raksturotu savu ķēde VHDL / Verilog tā, kā jūs varat sintezēt to vēlāk.Tas nozīmē, ka stilu izmantošana kodēšanas VHDL / Verilog testbenches nedrīkst būt rakstīts RTL, jo tas nav paredzēts sintezēta.

FPGA (konkurents ASIC) ir pusvadītāju ierīce, kas satur programmējamas loģiskās sastāvdaļas sauc par "loģikas bloki", un programmējamie savstarpējie.Loģika blokus var ieprogrammēt, lai veiktu funkcijas pamata loģikai vārtus, piemēram, un, un XOR, vai sarežģītākas daudzkombināciju funkcijas, piemēram, dekoderu vai matemātiskas funkcijas.Vairumā matricas, loģika bloķē arī atmiņas elementus, kas var būt vienkāršas flip-flops vai vairākus pilnus bloku atmiņā.

 

Welcome to EDABoard.com

Sponsor

Back
Top