REQ ...

[stay_in_chaos]

hi draugiem!var kāds man palīdzēt ar dizainu DIRECT DIGITAL
Sintēzi.

šeit man ir nepieciešams, lai īstenotu fāzi akumulators un rom
iekšpusē CPLD.produkcijas CPLD
dod DAC.

ieguldījumu fāze akumulators ir
1.biežums vārds

2.ievades biežumu.

akumulatoru izlaide fāzes tiek izmantots, lai risinātu
rom.
rom izlaide tiek likts uz DAC.
dacs produkciju theoutput frekvenci.pirms projektēšanas bloks ..Man vajag dažas
precizējumi ..

1.Kā detemine min izejas frekvenci?
2.wht jābūt izmēru atmiņas, ti, arī citās
vārdiem sakot, cik neviens paraugu vajadzētu uzņemt.
3.wht vajadzētu radīt būt lieluma biežums reģistrēties?

Es esmu redzējis dažas lapas, kas liecina, ka
bit lieluma biežums reģistrā
vairāk nekā mazliet izmērs rom.kāpēc tā?
beidzot man ir nepieciešams izstrādāt shēmu.(Nav
prasībām).

var kāds man palīdzēt iegūt saistītās Docs un
pat Verilog kods, .. par to pašu

thankz iepriekš<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Loti laimīgs" border="0" />

 

[Renjith]

Hi,
Pārbaudiet šo saiti:
h ** p: / / www.xilinx.com / ipcenter / katalogs / logicore / docs / dds.pdf

Šo pieteikumu piezīme aprakstīta DDS IP kodols, ko izstrādājusi xilinx.

 

[Jools]

Izskatīt šo.
Atvainojiet, bet jums ir nepieciešams pieteikumvārds, lai skatītu šo arestu

 

[raju_tawade]

tas var palīdzēt mazliet:
Atvainojiet, bet jums ir nepieciešams pieteikumvārds, lai skatītu šo arestu