Reģistrācija cesiju diff. platums

L

lakshminarayanan

Guest
Manā dizains i izmanto, lai piešķirtu 3 bit reģistrēties, lai 15 bitu reģistrēties ........ tas labi darbojas simulācija, būs, kam ir kāda sintēzes problēmas ....... ...... vai backend problēmas ...... Vai ir izmantošanas iespējām ierobežojuma ....... modulis tt (.....); raj [15:00], reg [03:00] b; ............ .......... ........ a = b; ........ ....... ... endmodule
 
Sveiki, es esmu pārbaudes eng .... tā mana atbilde var būt nepilnīga. 1) Ja esat infering reģistru, jūs gatavojas asing pārējo biti dažu citu loģika? ja jā tas ir ok, nav sintēzi mans noņemt pārējo krūšutēls .... dažas lieta u izmanto un bez asignment tad netlist simulācijas var sniegt "x". lūdzu, sniedziet plašāku informāciju pārējo bitiem un jūs mēģināt secināt reģistrēties? .... Paldies un Regard yln
 
NO atlikušos bitus nav piešķirts reģistra ..... i am nodot saturu vienā reģistra dažāda platuma uz citu reģistru ......
 
A = b uzdevums strādās labi - nav nenoteikts bitiem. Kopumā Verilog laiku paplašina visus noteikumus labajā pusē uzdevuma pirms operācijas izpildi. Jūs deklarēta b par neparakstītu, lai Verilog paplašina to ar divpadsmit nullēm. Starp citu, tie ir 16 un 4 bitu reģistri, nav 15 un 3 biti. Tas ir labākais, lai parādītu pilnu piemēru. Centieties izvairīties no "..." trūkstošo informāciju.
 

Welcome to EDABoard.com

Sponsor

Back
Top