Q: XC95144XL VHDL inout

[TheBorg]

Hi.

Es tagad kādu laiku centās izmantot WebPack simulatora no Xilinx, man ir noteikts ostai, kā inout ports (databus par SRAM), nav problēmas rakstot uz ostu, bet i aprunāt get to darbu, mēģinot lasīt no ostas, saskaņā simulators.

Man ir pievienots vienkāršo testa kodu, kuru man ir testet inout ar, ar zemāk redzamo kodu aprunāt nolasīt no databus, tādēļ, ja kāds iestāde ir idear, ko es daru nepareizi šeit?bibliotēkas IEEE;
izmantot IEEE.STD_LOGIC_1164.ALL;
izmantot IEEE.STD_LOGIC_ARITH.ALL;
izmantot IEEE.STD_LOGIC_UNSIGNED.ALL;vienība Counter tiek
Osta (EXT_SYS_Clock: ar std_logic;
EXT_SRAM_Data: inout std_logic_vector (7 downto 0);
EXT_LATCH_Data: no std_logic_vector (7 downto 0));
beigās Counter;arhitektūra Uzvedības no Counter nav
TESTS: process (EXT_SYS_Clock)
sākt
ja (EXT_SYS_Clock "notikums un EXT_SYS_Clock =" 1 "), tad
EXT_SRAM_Data <= "ZZZZZZZZ";
EXT_LATCH_Data <= EXT_SRAM_Data;
beidzas, ja;

gala procesa;

beigās Uzvedības;
Paldies par jūsu palīdzību jau iepriekš.

Laba vēlējumiem

René

 

[nand_gates]

Tā ir izplatīta problēma visās VHDL iesācējs sejas!Risinājums ir vienkāršs;
Jo testbench kad jūs mēģināt nolasīt datus jūs domāt vadīt
"ZZZZZZ" datu autobusu, un, kad rakstāt datus braucat inout
autobuss ar datiem!

 

[TheBorg]

Sveiki

Paldies par jūsu atbildi, bet izskatās, ka es vēl joprojām ir quistion, i allready jo avots manam piemēram laist "ZZZZZZZZ" par autobusu pārmaiņas lasīt, bet tā kā man ir nderstood u i allso ir to darīt testbench ?

Es izmantoju 'Izveidot Sagaidāmie Simulācijas rezultāti ", un es relly ir mēģinājuši atrast, kur likt" zzzzzzzzz "par autobusu testbench bet bez izskatās, tikai stte var laist ir 1 tagad" un " 0 "?

Paldies par jūsu ELP iepriekš.

Laba vēlējumiem

René