pulksteni par "ieguldījumu reg"

[fran6]

Hello,

Kad es gribēju būt vērtība latched ar moduli, es esmu vienmēr dara:

Kods:

modulis my_module (CLK, myinput);

ieejas vads CLK;

ieejas vads myinput;reg latch_myinput;vienmēr @ (posedge CLK)

sākt

latch_myinput = myinput;

beigas

endmodule

 

[semiconductorman]

Vai esat mēģinājuši apkopot savu otro metodi ...I use modelsim un neviens tai nav apkopo un sniedz ostas veids nav saderīgs ar deklarāciju ...kas ir pamatoti!

Mana izpratne atzīst ostas kā vadu vai reģistrācija ir ļoti vienkārši ...ja Jums ir gatavojas piešķirt vērtību sākuma / vienmēr bloķēt lietot raj cits izmantošanas stiepli.

Neviens Ievades nekad nevar būt assinged tā nekādas jēgas, atzīstot, ka reg tas vienmēr stieple.
Sintēze rīks ir ļoti maz bažas raj / vadu ..tas ir bascially vairāk noderīga simualtor.Ja jūs nepiekrītat man, lūdzu pastu man atpakaļ

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smaids" border="0" />

 

[echo47]

Šis parasti ir kļūda:
latch_myinput = myinput;

Vai šajā vietā:
latch_myinput <= myinput;

Verilog ieejas ostā nevar reģistrēt.Tā ir kļūda:
ieejas raj myinput;

Jūs varat izvēlēties dažādus reģistra nosaukums.Vārds "slēdzeni" liecina līmeņa jutīga.

 

[fran6]

"ievades reg" sintezēt ar qu (at) rtus, bet jums ir gan labi, nav, nav nekādas jēgas.
thanks.