pulksteni ar dažādas fāzes Verilog

[Vivek]

Sveiki
i ir pulkstenis manā dizains, no kuriem man vajadzētu saņemt citu pulksteni ar dažādu posmu Diference ar sākotnējo.Kā es varu izdarīt ar Verilog.kods nav synthesisable jo tas ir par modeli.rezultātā pulksteni būtu dažādas fāzes starpība katrā ciklā, salīdzinot ar sākotnējo pulksteni.
paldies jau iepriekš

 

[eeeraghu]

Kā jūs sakāt, ka tas nav synthesizable u var pievienot iekšējo vai starpvalstu piešķiršana kavējas ar dažiem daudzkombināciju loģiku un kārtas loģiku (Flip kritiens feedbacking to ar XOR un oriģināls pulkstenis

 

[JesseKing]

uz fāzes nobīdes, jums būs nepieciešams augstas frekvences CLK, lai radītu savu sākotnējo CLK un fāzu pāreju CLK.

 

[nand_gates]

Lūk tas ir tas, kas ur meklē!
Hope this helps!

Kods:

modulis clk_delay (/ * AUTOARG * /

/ / Izejas

clk_out,

/ / Ievades

CLK, kavēšanās

);

ieejas CLK;

ievade [31:0] kavēšanās;

izejas clk_out;

reg clk_out;vienmēr @ (CLK)

clk_out <= # (kavēšanās) CLK;endmodule / / clk_delaymodulis tests ();

reg CLK;

reg [31:0] kavēšanās;

stieple clk_out;

clk_delay clk_delay (/ * AUTOINST * /

/ / Izejas

. Clk_out (clk_out)

/ / Ievades

. CLK (CLK),

. Kavēšanos (kavēšanās [31:0]));

Sākotnējā sākt

$ Shm_open ("viļņiem");

$ Shm_probe (tests, "AS");CLK = 0;

kavēšanās = 0;

# 1000 kavēšanos = 0;

# 1000 kavēšanos = 1;

# 1000 kavēšanos = 2;

# 1000 kavēšanos = 3;

# 1000 kavēšanos = 4;

# 1000 kavēšanos = 5;

# 1000 kavēšanos = 6;

# 1000 $ apdare;

beigas

Vienmēr # 5 CLK = ~ CLK;endmodule / / testa

 

[Vivek]

hi NAND vārti
šī metode darbojas.Es arī mēģināju citā veidā.i radīts vēl viens pulkstenis (augstākās freq) un muxed divi pulksteņi.rezultāti bija labi