Projektēšana PLL ar FPGA par pēdējo gadu projektu!

[arbalez]

es gribu savu viedokli par projektēšanu visu ciparu fāzes locked loop. tas ir diezgan viegli pēdējo gadu projektu? vai tas ir vērts pēdējo gadu projektu? mans pasniedzējs teica, ka tas ir viegli dizains, piemēram pll ar FPGA. un analog viens ir daudz grūtāk. tāpēc man rīkoties, vai dizains analog vienu? Lūdzu uzrakstiet Jūsu ierosinājumu. TQ.

 

[arunragavan]

arī dizains ADPLL ir kinda vienkārša .. labi wot u ir jāsaprot, ir pamata buildin bloki ADPLL Pirmais ir PFD seko zemas caurlaides filtru un visbeidzot DOC - digitālo vadību osciloskopa. Centieties, lai modelētu šiem blokiem u WÜD iegūtu produkciju ur ADPLL .. gan fāze un frekvence ir atslēga. Man ir daži materiāli par ADPLLs .. es varu augšupielādēt tos, ja nepieciešams. ar regards,

 

[arbalez]

Es domāju, ka vajag. jūs varat lūdzu augšupielādēt failus? tomēr rakstot vhdl kodu adpll drudžains vienu? thanks.

 

[arunragavan]

Nu šeit ir dokuments, kas satur informāciju par ADPLLs Digital Phase Locked Loops Mike Delong maijs 13, 2004 Tēma attiecībā uz šo tehnisko dokumentu temats būs FPGA īstenošanu, digitālo pakāpeniski slēgtas cilpas. Ceru, ka tas palīdz jums ar regards,