Programmējama frekvences dalītāju 1-32 rajons faktors

[gilbertomaldito]

Vai kāds zina circuit arhitektūra programmējamu frekvences dalītājs, kas var sadalīt 1-32? Man to vajag sadalīt pa 1, 2, 3, 4, 5 līdz pat 32, atkarībā no tās 4bit vadības signālu. please help thanks - andrew

 

[erikl]

Jūs nepieciešams 5bit to darīt. Vai nav jauna riteņa: Sāciet ar standarta ķēde īpašu programmējamu dalītāju / skaitītāju MC14526 piemēram, un tās masveida piemērošanu. Jums būs nepieciešams 1 M / S-FF vienu bitu, un apmēram 5 vārti / bit.

 

[gilbertomaldito]

Hi Erikl Jā, protams, man ir nepieciešams 5 bitu (2 ^ 5 = 32) -> mana kļūda. Anyway jums ir circuit par to? : D

 

[erikl]

[Quote = andrew_matiga] Anyway jums ir circuit par to? : D [/quote] Hi Andrew, es jau teicu: MC14526. Jūs varat lejupielādēt datu lapu, no [url = http://www.datasheetcatalog.com/datasheets_pdf/M/C/1/4/MC14526B.shtml] šeit [/url]. Skatīt lpp 8 & 9 ;-) Rgds, erikl

 

[gilbertomaldito]

Hi Erikl, paldies par jūsu atbildi. Es paskatījos datu lapu, tu man sacīji. Tomēr nevaru saprast, kas circuit tika izmantota D-flipflop ar "T" pin. Vai jūs zināt, ko "T" pin DFF ir? Paldies vēlreiz - Gilbert

 

[erikl]

Hi Andrew, tas Toggle-FF. Par skaidrojumu "T"-pin, s. [Url = http://en.wikipedia.org/wiki/Flip-flop_ (elektronika)] ​​šīs saites [/url], ritiniet uz leju un "T flip-flops" meklēšanu. Jāapzinās, ka gan "C" un "T" izejvielas 14.526 datu lapā tiek noliegts. Rgds, Erik __ PS: Atvainojiet, YaBBC prezentācija URL saite, ne vienmēr strādā ;-)

 

[gilbertomaldito]

Hi erikl Ja tā T flipflop, ko par "D" ievadi? Vai tā ir kombinācija, D un T flipflop? Arī, what do you mean, kad jūs sakāt C un T ir noliegts? Es aprunāt redzēt, kā viņi ir noliegt ķēdē. : (Paldies par atbildi - Gilbert andrew

 

[FvM]

Vai tas ir kombinācija D un T flipflop?

Tev ir jāskatās shēmas funkcija, lai saprastu D un T ieguldījumiem. Tas patiesībā T Flip-Flop ar asinhrono kopa. Par "D" izmantošana iepriekš dati ir nedaudz maldinošs.

Ko tu domā, kad jūs sakāt C un T ir noliegts

Kā Patiesībā, tās ir noliegts (negedge attiecīgi aktīvais līmenis) pēc FF bloku. Uzziniet, ko tas nozīmē kopējo funkciju.

 

[gilbertomaldito]

Hi FVM, paldies par atbildi. Vai jūs gadīties, ka pārvades vārtiem slēgums T-flipflop ar asinhrono iepriekš, kā jūs aprakstījāt? vai atleast loģika circuit? Man vajag, lai iekļautu to savā IC. Es centos meklēt ķēde Tff ar iepriekš, tomēr, es tiešām aprunāt atrast to līdz šim. : (- Gilbert andrew

 

[mawais]

Hi andrew! I dont zināt, cik tālu jūs esat ar savu pašreizējo dizainu, bet man bija daži palīdzēt materiāli, ko es thaught dalīties ar jums, lai jums būtu vairāk idejas darīt ar. Pievienoto failu parāda, kā jūs varat padarīt tieši nepāra numberd dalāmas takts frekvenci ģenerators. No otras puses, mēs varam viegli sadalīt takts frekvenci līdz 2 pilnvaras (2,4,8,16,32 .....) Līdz kaskādes dažādas sadalīšanas sistēmas ar dažādām kombinācijām rajons faktoriem, jūs varat sadalīt savu ievades biežums pēc jebkura neatņemama numuru. Ceru, ka tas jums palīdzēs. best regards, Muhammad Awais.

 

[FvM]

Man nav ķēdes. Taču TI CD4018 saistīts līdzīgs D-FF ar asinhrono kopa, ko var mainīt, lai T-FF, es domāju. Pārraides vārti ķēde ir datu lapā.

 

[erikl]

[Quote = andrew_matiga] Vai jūs gadīties, ka pārvades vārtiem slēgums T-flipflop ar asinhrono iepriekš, kā jūs aprakstījāt? vai vismaz loģika circuit [/quote]? Hi Andrew, zemāk pls. atrast shematisks, kas pārveido JK-FF šādos T-FF, kas tiek izmantoti 14.526 datu lapā.

 

[gilbertomaldito]

Erikl, mawais un FVM, paldies par palīdzību. Tas strādāja jau. Tomēr mana problēma tagad ir, kā lai es spētu savu cikls 50%. Es nevaru vienkārši izlaiž caur to izdalot ar 2 ķēdes, lai būtu 50%, jo es tiešām ir nepieciešams, lai būtu dalīt ar N produkciju. Vai kāds ir ideja, kā atrisināt šo problēmu?

 

[yego]

Jūs varētu pavairot jūsu ieejas signālu ar 2 pirms sadalot to, un sadaliet jūsu dalīts signāls, divi uz izejas posmu. Tādā veidā jums vajadzētu saņemt 50% nodokļu.

 

[erikl]

[Quote = Yego] Jūs varētu pavairot savu ievade signālu ar 2 pirms sadalot to ...[/quote] Es domāju, ka labāk un vieglāk vairoties izlaide signālu, 2 : barības jūsu dalītāju rezultātiem, izmantojot D-FF pulksteni kontrolē dalītāju ievades signāla, šī jums vajadzētu iegūt produkciju ar viena cikla ievades signāla. Tad jūs Exor gan signālus (divider_output Exor delayed_divider_output), un jums sasniegt dubultu frekvences signālu, kas var izdalīt ar 2 par 50% ciklu. Ak, piedodiet: Tas nav darbs sadali attiecība 1 ;-)

 

[gilbertomaldito]

Sveiki Erikl, es dit, ko jūs man teica, es tomēr joprojām aprunāt iegūt pareizo izejas ar 50% ciklu. Attached ir mana viļņu forma. - Andrew

 

[erikl]

.

ievade [/b] biežumu, 2, tad palaist šo dubulto frekvences, izmantojot savu programmējamu dalītāju un sadala savu produkciju 2. Divkāršošana ievades biežums tomēr nav tik viegli, ja jums nav biežāk, lai radītu nepieciešamos kavēšanos (sa [url = http://www.maxim-ic.com/appnotes.cfm/an_pk/881 ], šajā Maxim pieteikumu piezīmi [/url]). Šādā gadījumā jums ir nepieciešams, lai radītu kavēšanos - IC dizains nav tik eleganta - vēl joprojām strādā - metode, kas: vai nu ar RC-kavēšanos + Schmitt-Trigger, vai - daudz vienkāršāk - izmantojot pievienoto vārtiem kavēšanos invertoru ķēdē. Tam vajadzētu strādāt. Rgds, erikl

 

[gilbertomaldito]

Hi Ēriks un Yego, Jā, tā strādāja. Tomēr Im nav pārliecināti, ar kavēšanos, jo īpaši tāpēc, ka tas var būt dažādas ar PVT. Bet anyway, thanks a lot. Tas strādāja jau. - Andrew

 

[erikl]

[Quote = andrew_matiga] Im nav pārliecināti, ar kavēšanos, jo īpaši tāpēc, ka tas var būt dažādas ar PVT. [/Quote] Protams, jums ir jāpārliecinās par postLayout simulācija, ka jums ir pietiekami daudz min. aizkavēšanās FFP, max.V, min.T, un - jūsu maks. ievades biežums - ne pārāk daudz aizkavēšanās SSP, min.V & max.T cond.