problēmas par konfigurāciju Xilinx FPGA, izmantojot CPLD

[deebar]

Hi, visiem: Es izmantot CPLD (XC9572) un FLASH ROM config FPGA XC2S50 un konfigurācija režīms ir vergs parallel.For es pirmo reizi succeede, FPGA darbi well.But par seconde laiku, FPGA ir bojāts . Man ir daži jautājumi: 1. Vai tas ir nepieciešams, lai PROG pin iet augstu pirms INIT PIN došanās augstas? 2. Kad iekraušana konfigurācijas datus FPGA, ja mana FLASH ROM blīvums ir lielāks nekā nepieciešams FPGA konfigurāciju, kā es varu zināt, konfigurācija ir pabeigta? Ja konfigurācija ir pabeigta patiešām, bet CPLD joprojām slodzes datus FPGA, kas notiks? Vai FPGA ir bojāta? Vai kāds man palīdzēt? Paldies u. Mana angļu valoda nav labi, jo mana dzimtā valoda nav angļu.

 

[maestor]

Hi deebar, es nedomāju, ka ir tik vienkārši, lai mazuļi FPGA. Jums ir vadīt PROG # zemi ilgāk nekā XX (pārbaude datu lapas), attēlu 300ns. Tad DONE un INIT # iet zema. INIT # paliek zems kādu laiku (jo šoreiz FPGA ir klīringa iekšējo atmiņu), kad tā beidzas tā iet augstu. Tad jūs sākat clocking datus līdz DONE signāls iet augstu, tas nozīmē, ka jums ir pabeigts, un nav nepieciešams, lai push vairāk datu collas Ja jums ir clocking dati INIT # iet zema sliktas ziņas, tas nozīmē CRC kļūda. Ir divi ļoti bieži kļūdas. Baitu swapping flash_data (0) -> D7 in FPGA flash_data (7) -> D0 in FPGA Tas atkarīgs no formāta jūs izmantojat savu failu, RBT un BIT failiem dati ir baits mijmaina (ja nav pusdienot HW). HEX formātā var mijmaina vai ne, ir atkarīgs no flga radīšanas jūsu failu (piemēram PromGEN in ISE)-in paaudzes faila iestatījumi nav pareizi. Ir daudz iestatījumu tur, exmple ja jums aizsargāt jūsu FPGA pret reporgramming vēlaties varētu reprogram to divreiz. Vai paskatīties uz viņiem, es ceru, ka tas palīdz, un labu veiksmi Regards,-Maestor

 

[bubber1974]

Tas varētu būt iespējams, lai sadedzinātu FPGA, ja jūs pull PROGRAM pin zema ilgāku laiku. Es nekad neesmu pieredzējis jebkādas problēmas, kas saistītas ar to, bet Xilinx datu lapās norāda problēmu.