A
aaronhor
Guest
Čau, Man ir radušās problēmas izstrādāt manu projektu. Lai sāktu ar, man ir 3 VHDL bloki manā projektā, proti DPWM, PID_compensator un ADC. Man ir sekmīgi izveidots DPWM un PID_compensator kopā un apkopot, izstrādāt to bez jebkādām kļūdām. Tāpēc es pieņemu, gan bloki ir ok un gatavi simulēt. Problēma rodas ADC blokā. Es domāju, ka problēma rodas tāpēc, ka es varu izmantot VHDL, aprakstot to, nevis verilog-AMS vai vhdl-AMS. Tālāk parādīts kļūdas ziņojums: ncelab: * E, CFMPTC (.. / hc / zzz_adc / shematisks / verilog.vams, 17 | 51): VHDL osta ADC_DELAY_CELL_3.OUTPUT (../hc/adc_delay_cell_3/entity/vhdl.vhd: līnija 10, nostājas 16), veids nav saderīgs ar Verilog. correspong VHDL ostā ir: Port (VDD: reālā diapazons 0,0-5,0, ieejas: in std_logic; reset: in std_logic; output: out std_logic); kļūdas paziņojums norāda, ka izejas ports ir nesaderīga ar verilog. Bet es brīnos tas ir saistīts ar ieejas ostā VDD? Vai veida nekustamo atbalstīta šajā gadījumā? savienojumu modulis es izmantošana ir kopēts no tām, kas izmantotas ātri uzsākt pamācību. Es tikai kopētu visu savienot lib moduli pāri un izmantot to. savienot noteikums es izmantošana ir ConnRule_25V_mid. Thanks a lot