problēma, ka modelētu, izmantojot modelsim simulators

[floatgrass]

verlog simulāciju, izmantojot modelsim, ir kļūda:

Kļūda: F: / myftp / mlf / mlf kods / MLF 0116 (beigas) / generic_dpram.v (887): $ turiet (posedge CLKB & & & re_flagB: 1600 ns, WENB: 1600 ns, 1 ns);lūdzu man pastāstīt, kā atrisināt to.
pateicība

 

[dada1019]

Es domāju, ka tas nozīmē, ka pastāv dažas turiet reizi pārkāpjot savu projektu, kas notiek starp CLK un re_flag signālu.

 

[floatgrass]

Problēma ir tā, ka šī kļūda notikt funtional simulācijas izmantojot artisan ram verilog modeli.

 

[fpga123]

tā, ja jūs vēlaties, lai novērstu šo kļūdu inf, jūs varētu slēgt ar precizēt paziņojumu ram moduli!

 

[ic_design]

Varat ignorēt to.