problēma ar tulkojumu no vhdl, lai verilog

[mateushh]

Sveiki!

Es gribu, lai ieviestu vienkāršu i2c kontrolieris uz Spartan2 FPGA nodrošināti ar Xport2.0.Man viens avots vhdl (ko es attatched uz šo ziņu), bet problēma ir tā, ka, lai būtu saderīga ar KSPORTA man instantiate tā sauktais primārais avots, ko es ir Verilog.

Tātad,
man ir lejupielādēt X-HDL 3 Translator un pārrēķina manu avota uz verilog.Diemžēl, es nevaru synthetize tai ar Xilinx ISE 6.1i, ko es izmantošanu.Es vienkārši iegūt daudzas dažādas kļūdas.

Can you help me?

Thanks a lot in advance!

Mateusz Wysocki

 

[news]

Laboratorium informatyki śledczej firmy Mediarecovery wykonało w ubiegłym roku 607 analiz sprzętu komputerowego i telefonów komórkowych. Czego szukali informatycy śledczy?

Read more...

 

[Big Boy]

Converting no VHDL, lai Verilog (vai otrādi), nekad nav laba ideja.Vismaz ne ar automatizētu programmu.

Pirmkārt, jums nedrīkst iegūt vienu un to pašu formatējumu, tāpēc būs daudz pielāgojumiem do uz izvades avots, un to komentārus.

Tālāk ir dažas atšķirības starp VHDL un Verilog ka nevar iztulkot, nezinot kontekstu.Tā ir pati analoģija kā tulkojot angļu uz vai no citā valodā.Protams, var izmantot Babelfish translator (piemēram, pārrēķinot spāņu -> angļu), un pārliecināts, ka visi vārdi var tikt tulkots "sintētiski" pareizi (vārds vārdā), ar ko citu valodu, bet lasījums tas bieži vien neizšķir nozīmē.Kāpēc?, Jo tulkotājs nevar zināt * kontekstā * (citiem sakot, * doma * ka rakstnieks bija prātā).Tas ir vienādi VHDL-> Verilog translation.

Paraugieties uz avotu VHDL, un vienu iztulkot, lai Verilog.Ja tulkotājs ir cēlušās, jums ir Verilog kodu, kas izskatās tā atbilstu VHDL kodu.Bet tagad, pētīs VHDL avots, un * saprast * ideja, ka rakstnieks īstenoti, un tad, iepazīties ar to Verilog kodu.Esmu pārliecināts, ka viens no pirmā lieta, jums pateiks pats ir "zirdziņš, labāk sākt no nulles ...'.

Tātad, jums ir 2 izvēles, vai nu pārveidot, lai Verilog, tikai pēc tam, kad izprastu koncepciju par i2c VHDL serde, vai izmantot programmatūru, kas var sastādīt jaukto disign (VHDL maisījumā ar Verilog).

Just my 2 centi ...

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Piemiedz ar aci" border="0" />