Problēma ar segmentāciju, izmantojot VCS

S

shweta_vlsi

Guest
Hi all, Im izmantojot VCS manu simulācija, kad es apkopo dizains ar VCS Tas dod segmentāciju vaina. Im izmantojot VCS2006 in RHEL3. I use komandu $ VCS-debug file.v
 
$ VCS-debug-f file.v ja file.v ir verilog failu sarakstā, jums ir izmantot "-f", lai pastāstītu vcs jūs vēlaties, lai apkopotu to, nevis, lai ārstētu to kā verilog failu.
 
Bigrice911 Hi, thansks U atbildi, Im mēģina apkopot tikai verilog fails nav sarakstā verilog failus.
 
[Quote = shweta_vlsi] Hi all, Im izmantojot VCS manu simulācija, kad es apkopo dizains ar VCS Tas dod segmentāciju vaina. Im izmantojot VCS2006 in RHEL3. I use komandu $ VCS-atkļūdošanas file.v [/quote] Skaidrs bug rīks, mēģiniet to vēlāk / jaunāko versiju. Else nosūtīt pārbaudes lietu, lai vcs_support synops ... Vai tas strādā bez-debug karogu? Ajeetha, CVC www.noveldv.com
 

Welcome to EDABoard.com

Sponsor

Back
Top