Problēma ar LVTTL / LVCMOS fanout čipu

[EDA_hg81]

Sekot ir 1-līdz-2 LVCMOS / LVTTL Fanout izlīdzinošo ķēdi.

Ievade pulksteni 30MHZ pulksteni, kas darbojas naudas sodu.

Clock1 tiek nosūtīts uz FPGA, Clock3 un Clock4 tiek nosūtīti divi D Flip Flops (74HCT173DB, 112).

Bet kāpēc rezultāti no pin 5 pin 8 fanout mikroshēmas trūkst?
Atvainojiet, bet jums ir nepieciešams pieteikumvārds, lai skatītu šo arestu

 

[keith1200rs]

Vai jūs probed visu čipu pins pārbaudīt visas izejvielas un barošanas izskatās OK?Ķēde izskatās labi.Mēģiniet atceļot kāds varētu būt iekraušana pulksteni rezultātu.

Keith.

 

[karesz]

Hi hg81,
Vai tas ir OK, lai Jūsu dizainu, ja Clk2 un 3 papildu 2.3nsec kavēšanās ir Clk1?
Es domāju jūs vēlaties tā?Uc Es pieslēgt gan IC pin3 uz CLK-In ...
Pārbaudiet pls gan Vd piespraudes (1 / 2 un 6) katru Ohmmeter un par IC pin noteikt, ka tā ir savienojums (nulle Om), lai VD `s 3.3V, nekā pati GND savienojumi bot IC Pin 4 un /!
Īstā laikā, cik liels ir jūsu ieguldījums CLK pls? Ir jābūt minimums 2 V maksimums un kā nulles līdz maksimāli 1,3 V, ja nav nulle, ir ...
Citi teica, pulss no 0 ... 2 ... 3 V!
Tās nav skaidrs, man, jūs dont ir daži clks uz visiem 4 rezultātiem, vai clk1 ir funkcija?
K.

 

[amitjagtap]

Hi EDA_hg81,
No shematisks, ko es sapratu id Clock1 gatavojas FPGA, kā arī fanout buferis IC ..Vai tas ir tā?Ja jā, tad tas varētu būt coz jūsu problēma ...
Skatīt FPGA pieder signālus, ja netiek izmantots vai sākumposms.
Nu ko u var darīt, ir karte kādu citu pulksteni, lai bufera ievadi no FPGA nevis CLOCK1.Ko es domāju ir ļaut clock1 nāk caur FPGA uz bufera.Šajā u var izmantot šo pulksteni iekšpusē FPGA, un u var karti tā zināmā pasaules pulksteni pin arī.