PROBLĒMAS AR AUGSTU INMPEDANCE UN qu (at) rtus II

[nicx82]

Hello,
man ir uzņēmums ar 38 divvirzienu līnijas (IO).Man ir process, kas inicializēt pagaidu signālu (st_logic-vektors) līdz Z (tā man ir 38 Z):
IOtemp <= ZZZZZZZ ...;

Ja kontroles signāls iet uz "1" šis pagaidu signāls ir piepildīta ar 1 vai 0 precīzi pozīcijās (tā man ir šī 38 līnijas signālu ar kādu 0, apmēram 1 un citi saskaņā ar Z).piemēram;

IOtemp <= ZZ1Z01Z ......;

Pēc pildīšanas IOtemp signālu, šis IOtemp signāls tiek kopēts divvirzienu līnijas:

IO <= IOtemp;

bet ja es modelētu. vho failu no qu (at) rtus manā ActiveHDL projekta līniju, kas ir Z (augsta pretestība) ir 0 vai 1 un citas līnijas ir pareizi.

Kāpēc?

Lūdzu, palīdziet man.Paldies
Nick

 

[FVM]

"Z" ir definēts STD_LOGIC vērtību, bet to nevar pārstāvēt reģistrēts signālu.

signal, that directly drives the IO-pin, usually can forward the 'Z' state.

Jūs neminēja faktisko veidu pagaidu signālu, bet stieples
signāls, ka tieši vada IO-pin, parasti var nosūtīt "Z" stāvoklī.Stiepli, pat ja tas ir caur dizains hierarhijas, ir nekas, bet pin alias par IO, tādēļ, ja jūs noteikt "Z", lai vads signāls kaut kur dizains, jūs faktiski darbojas pins "trīs valsts vadītāja.Bet reģistrējot signāls nestrādās.

 

[nicx82]

Paldies par atbildi.Visi signāls tiek std_logic_vector