pls izskaidrot manas šaubas par kavējuma

[m_ratheesh_k]

hi, var kāds pls calrify mans šaubu Let & B ir divas ieejas NAND vārtiem. Say signāls ierodas NAND vārtiem vēlāk kā signāls B. Lai optimizētu kavējuma divām sērijām NMOS ieejas & B, kas viens jūs vietā netālu no izejas? kāpēc? Paldies Mrk

 

[tdminion]

"A" jābūt tuvāk produkciju. Ja B kļūst aktīvs, pēc tam starp mezglu un B var novadīt '0 'tā, ka tad, kad "" kļūst aktīvas, no ceļa "produkcija" atsauces (GND), ir tikai ar 1 NMOS tranzistors. Tas izklausās kā mājasdarbu jautājums?