P
pieliekties
Guest
Es esmu projektēšana seriālo controllor, tāpēc es ņemšu saglabātu dažas perifērijas reģistri.
Nez, kā izteikt perifēro reģistros HDL.
Galvenokārt controllor ir sadalīta trīs modulis: CPU saskarne, uztvērēja un raidītāja
reģistri var iedalīt trīs veidu, cik tie ir rakstīti.
1 rakstīts tikai CPU
2: rakstisks tikai ar uztvērēju / raidītāju
3 raksta gan cpu un uztvērēju / raidītāju
par 1. tipu, es varu izmantot verilog'reg "CPU saskarne moduli, lai īstenotu to
un līdzīgi kā par 2 tipa
bet 3 veidu, es domāju, ka man ir uzrakstīt nelielu abitrator modulī, kā turpmāk (reset loģika ir izlaists)
reg [07:00] register3;
modulis reg_abit (
ievade CLK,
ievade [07:00] data_cpu,
ievade [07:00] data_tran,
ievade wr_cpu,
ievade wr_tran,
)
vienmēr @ (posedge CLK)
ja (~ wr_cpu)
register3 <= data_cpu;
cits ja (~ wr_tran)
register3 <= data_tran;
vēl
register3 <= register3;
endmodule
Es nezinu, tas ir labs stils vai nē, lūdzu, iedodiet man kādu padomu, paldies.
ps: Es gribu zināt, cik CPU reģistrs fails ir orgnised too.
Nez, kā izteikt perifēro reģistros HDL.
Galvenokārt controllor ir sadalīta trīs modulis: CPU saskarne, uztvērēja un raidītāja
reģistri var iedalīt trīs veidu, cik tie ir rakstīti.
1 rakstīts tikai CPU
2: rakstisks tikai ar uztvērēju / raidītāju
3 raksta gan cpu un uztvērēju / raidītāju
par 1. tipu, es varu izmantot verilog'reg "CPU saskarne moduli, lai īstenotu to
un līdzīgi kā par 2 tipa
bet 3 veidu, es domāju, ka man ir uzrakstīt nelielu abitrator modulī, kā turpmāk (reset loģika ir izlaists)
reg [07:00] register3;
modulis reg_abit (
ievade CLK,
ievade [07:00] data_cpu,
ievade [07:00] data_tran,
ievade wr_cpu,
ievade wr_tran,
)
vienmēr @ (posedge CLK)
ja (~ wr_cpu)
register3 <= data_cpu;
cits ja (~ wr_tran)
register3 <= data_tran;
vēl
register3 <= register3;
endmodule
Es nezinu, tas ir labs stils vai nē, lūdzu, iedodiet man kādu padomu, paldies.
ps: Es gribu zināt, cik CPU reģistrs fails ir orgnised too.