I
iamxo
Guest
Es izstrādātas paraugu / turēt pastiprinātājs 14bit 100ms / s ADC ieejas.Tipiskā simulācija, paraugs / turiet pastiprinātājs rāda labu sniegumu, kas ir 95dB SFDR.Tomēr lēnā stūrī (MOS lēns, vāciņš lēns, 120deg temp), parauga / turiet pastiprinātājs rāda slikti FFT rezultātus ar 80 dB SFDR.
I pārbauda katru daļu no manas ķēdes, un konstatēja, ka opamp ir iemesls zema SFDR ar nelielu stūrī.Tipiskā stāvoklī, mans opamp ir noslēgtā cikla GBW 900MHz, bet lēna stūrī, slēgtās aprites GBW ir 745Mhz. Tātad, ja es vēlos dizaina paraugs / turēt pastiprinātāju, kas ir 90dB SFDR ir simulācijas, man dizains circuit kas nodrošina 90dB SFDR visos stūros?
BTW, i izmantot TSMC 0,18 um procesu, Vai tā ir tik liels stūra izmaiņas, kas noved pie 15dB atšķirība no tt stūra uz ss stūrī ..
Kāds dod man padomus dizaina parauga / turēt ķēdē, lai nodrošinātu labu sniegumu.
I pārbauda katru daļu no manas ķēdes, un konstatēja, ka opamp ir iemesls zema SFDR ar nelielu stūrī.Tipiskā stāvoklī, mans opamp ir noslēgtā cikla GBW 900MHz, bet lēna stūrī, slēgtās aprites GBW ir 745Mhz. Tātad, ja es vēlos dizaina paraugs / turēt pastiprinātāju, kas ir 90dB SFDR ir simulācijas, man dizains circuit kas nodrošina 90dB SFDR visos stūros?
BTW, i izmantot TSMC 0,18 um procesu, Vai tā ir tik liels stūra izmaiņas, kas noved pie 15dB atšķirība no tt stūra uz ss stūrī ..
Kāds dod man padomus dizaina parauga / turēt ķēdē, lai nodrošinātu labu sniegumu.