par virknes ADC, ergent

[lhlbluesky]

Man ir paredzētas ADC par 10bit 1.5bit par posmu, bet kad es modelētu tā, es uzskatu, ka lēnām izlaide mdac (no otrā posma) norēķinās ļoti, bet, kad es modelētu katrā posmā atsevišķi, tai nav problem.what 's iespējams iemesls?
turklāt, kā noteikt vadītāja spēju pulksteni ģenerators? un kā uzlabot braukšanas spēju pulksteni ģenerators? i lietot cascaded invertori ar pieaugošo W / L, ir tas, ka ok,?, lai uzlabotu spēju vadīt transportlīdzekļus es varu palielināt skaitu cascaded invertori?
pls man palīdzēt.

 

[rfsystem]

Vai ir paraugs interleaving ir / radix sadarbību starp secīgiem posmā?Pretējā nokārtošanas iet caur caurumu cauruļvadu.

Vai arī atsauces ielādes šūnu un visa cauruļvada elementu pāris kopā?

 

[lhlbluesky]

jebkādu citu padomu, pls?

 

[jeffsky520]

hi, lūdzu, aprakstiet sīkāk savu jautājumu,
anyway, es domāju, ka problēma varbūt pastāv OP AMP kapacitātes braukšanas un laika grafiku.

 

[ljy4468]

ja Jūs modelētu katrai valstij atsevišķi, jūs teicāt, tas ir ok.
Tad jūs modelētu katrā posmā atsevišķi, ar modelēta slodzes kondensators?
kondensatoru, piemēram, salīdzinājuma vāciņu, paraugu ņemšanu vāciņu, slēdzis vāciņu ...uz nākamo posmu.

Un jūs varat aprēķināt visu slēdzis ir vārti kapacitāti visā posmā.Un jūs varat izmantot pulksteni gen ar invertoru buferšķīdumu ar atbilstošu izmēru.

Sveicieni.

 

[lhlbluesky]

paldies visiem atbildēt.
kas ir piemērotā lielumā transgate? 01/03 par nmos ir ok?
Bez tam, es izmantot sprieguma atsauci, lai radītu trīs atskaites par manu ADC, un es uzskatu, ka trīs atsauces spriegums norēķinās lēnām (aptuveni puse no efektīvas pulksteni fāzē phi1 un phi2), es domāju, ka varbūt šī ir problēma, bet kad es palielināt GBW no bufera no trim atskaites signālus (spriegums atsauce: rezistoru trapu, kam seko trīs buferiem), tas uzlabo mazliet tikai, kā uzlabot atrisinātu nominālais spriegums?
pls iedodiet man kādu advice.thanks vēlreiz.