W
wilco
Guest
Hi: Tas ir ļoti vienkārši: Es nevaru saprast, kāpēc 3 vīģu no labi zināms papīra "10-bit 200-MS / s CMOS Parallel Pipeline / D Converter" no Waltari un Sunamen, kur autori pētījuma rezultātā paralēlisma pakāpi uz pašreizējo patēriņu 10 bit ADC, lineārās līknes daļa (kad SR ierobežojums ir dominējošs stāvoklis) ir ir vienāds 2 un 4 kanāli (B = 1, M = 2 un B = 1, M = 4). Šajā attēlā, 2 līknes pārklājas , kas SR diapazonā .. Es esmu meklējis dažādas ref ir, bet es neuzskatu skaidru atbildi uz manu jautājumu. Tātad, vienmēr ir pašreizējais patēriņš, ko rada SR ierobežojumiem neatkarīgo no televīzijas kanālu skaits laika intyerleaved ADC? Tas ir svarīgi, lai man, jo šis līknes formas dēļ 2-kanālu ADC labākais risinājums, saskaņā ar konkrētiem stūrī frekvencē. Thanks daudz par ur atbildes