Par ierobežojumi un atribūti (XILINX)

[lapsene]

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Jautājums" border="0" />Kā tas ir iespējams saņemt noteikt kavēšanās signālu izejas FPGA?
Projekts Spartan.I use ISE4.1 Synplify (VHDL).
Vai to, kā tas ir iespējams izmantot atribūtu "X" VHDL?Vai ir tādi ierobežojumi, kas aizliedz dzēst loģika stadijā karte?

 

[samuel_john]

lapsene wrote:

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Jautājums" border="0" />
Kā tas ir iespējams saņemt noteikt kavēšanās signālu izejas FPGA?

Projekts Spartan.
I use ISE4.1 Synplify (VHDL).

Vai to, kā tas ir iespējams izmantot atribūtu "X" VHDL?
Vai ir tādi ierobežojumi, kas aizliedz dzēst loģika stadijā karte?