Ieejas līmenī simulācija simulē ASIC / FPGA projekts pēc loģikas sintēze.Tas var modelētu sistēmu, ņemot vērā vārtu nekavējoties, neņemot vērā elektroinstalāciju kavēšanās.
Veikt sintēze un izvietošanu / routing pasākumi (fonds / apvienības vai qu (at) rtus), aizvietos jūsu augstākā līmeņa dizains failu RTL darbagaldu ar vienu, ko rada jūsu īstenošanas instrumentu (fonds / apvienības vai qu (at) rtus).Jums var būt nepieciešams veikt dažas izmaiņas, jo īpaši inicializācijas.
sveicieni
This site uses cookies to help personalise content, tailor your experience and to keep you logged in if you register.
By continuing to use this site, you are consenting to our use of cookies.
