Palaist VHDL ir ritms

[jowong1]

Hi, i bija jautājums, ja kāds ir bijusi pieredze darboties VHDL failus Cadence vidē. Ko es gribēju ir tāda, ka jūs wrote dažas VHDL failu design.vhd un tad supposingly importu ritms un tā rada personu un struktūras un simbols. Tas ir cik es saņēmu, bet tad, kad mēģinu modelētu, es saskaras ar 2 problēmas: 1) Es neesmu pārliecināts, kas mani stimulu ir tāpēc, ka VHDL ir digitālās un ja es varu izmantot Analog Vide, viss ir analog. 2) Tas tur sakot, kaut kas līdzīgs šim "KĻŪDA: Netlister: nevar pāraugt jebkuru skatu noteikti uzskata sarakstu:" rēgs cmos_sch cmos.sch uzņēmuma struktūras shematisks veriloga ahdl, bet "piemēram I4 šūnu tiesu." Vismaz uzņēmums un strukturālajām cellview ir tur, piemēram, I4. Es daru kaut ko nepareizi? Paldies

 

[edaguy69]

Izmantojiet Cadence LDV.

 

[spweda]

LDV bija vairs neatbalsta Cadence. Tas tika aizstāts ar asu.

 

[gerryhsu]

[Quote = spweda] LDV bija vairs neatbalsta Cadence. Tas tika aizstāts ar asu. [/Quote] LDV sauc IUS jaunā versija

 

[jowong1]

Sveiki, es tomēr instalēt IUS paketi, bet es varu tikai, šķiet, to Verilog in AMSDesigner bet VHDL, saka, ka tā nevar nokāpt uz cellviews, ka es konkrētu. Tā kā VHDL ir viedokļu, piemēram, "vienība" un "uzvedību", es uzliktu viens no maniem bloku rīcību, jo tā ir behaviorally noteikts, bet tas saka, ka nevar nolaisties uzvedību cellview. Kā es radīt uzvedības skats ir izmantot VHDL-In Paldies par visu palīdzību