D
dudleyzty
Guest
Es cenšos apvienot divas grupas VHDL projekta vienā projektā, katru individuālo projektu var compliled un simulēta OK, bet apvienoti projektu nevar simulēt pareizi, tas var sastādīt OK. Divus projekta nav kopīgas signālu, viņi visi neatkarību. PLS help me!