Palīdzība ar Verilog simulāciju

[varunvats69]

Hi,

Es paredzētas 2-1 Mux izmantojot bufif1 un bufif0 (pievienoto failu).
Modelēšanas rezultāti (wave.jpg) liecina, ka izejas OUT tērēta zināms stāvoklis x divi gadījumi, viens sākumā un otru, kad S (ctrl ievade) pāreju uz 1 no 0.Var kāds paskaidrot šo rīcību?Es parasti kavēšanās vērtības, bet imitē.Man šķiet, tas ir tāpēc, ka signāla ieejas (in0 un in1) un kontroles datu ievades S mainās vienlaicīgi, jo otro x nenotika, kad es mainīt signāla ieejas in0 un in1 8 laika vienībās pēc ctrl ievadi S. Tomēr man nav izdevies pārliecināt sevi par to.<img src="http://img268.imageshack.us/img268/7082/wavea.jpg" border="0" alt="Help with Verilog simulation" title="Palīdzība ar Verilog simulāciju"/>Pēdējo reizi laboja varunvats69 par 24 Aug 2009 19:56; rediģēts 1 reizi kopā

 

[Shelby]

Ko darīt visu vērtības nozīmē bufif * parametrus?Tas ir vairāk parametru, nekā es esmu izmantot.

# (1:02:03, 3:04:05, 5:06:07)

Anyways, vismaz daži no tiem ir pieaugt, kritums, un to-Z kavēšanos buferiem.Jo tie visi ir atšķirīgi, pastāv zināma un viņi varētu gan būt hi-z vai pārraida vienlaicīgi.

Mēģiniet šo ...sniedz viena buf atsevišķu produkciju (out0 un out1) un atkārtoti sim.Jums vajadzētu tad varēs redzēt pārklāt b / w 44 46ns.