Palīdzēt PLZ! FPGA Pulkstenis-radot pulksteni no ieejas pulksteni

F

fallingrain_83

Guest
Sveiki visiem Es gribu creat pulksteni no ieejas pulksteni, kas ir mazāk frekvenci es mēģināju šo, tomēr tas nav darba modulis (CLK, ...) ieejas CLK; / / savienots C9 pin no Spartan3 XC3S200 reg [00:25 ] skaits; raj clk2, allways @ (posedge CLK) sākas skaits
 
Ja jūs izņemt otro vienmēr bloku, dizains , būtu būtībā strādā kā 2 ** 26 pulksteni dalītājs.
 
bet man ir jādara s.th manā vienmēr bloķēt ja es noņemt, ka man ir Chek clk2 ko ja un man ir kļūda ar šo sintaksi: lways @ (posedge CLK) sākt skaitīt
 
bet man ir jādara s.th manā vienmēr bloķēt ja es noņemt, ka man ir Chek clk2 ko ja un man ir kļūda ar šo sintaksi: lways @ (posedge CLK) sākas skaits
 

Welcome to EDABoard.com

Sponsor

Back
Top