Palīdzēt PLZ! FPGA Pulkstenis-radot pulksteni no ieejas pulksteni

[fallingrain_83]

Sveiki visiem Es gribu creat pulksteni no ieejas pulksteni, kas ir mazāk frekvenci es mēģināju šo, tomēr tas nav darba modulis (CLK, ...) ieejas CLK; / / savienots C9 pin no Spartan3 XC3S200 reg [00:25 ] skaits; raj clk2, allways @ (posedge CLK) sākas skaits

 

[FvM]

Ja jūs izņemt otro vienmēr bloku, dizains , būtu būtībā strādā kā 2 ** 26 pulksteni dalītājs.

 

[fallingrain_83]

bet man ir jādara s.th manā vienmēr bloķēt ja es noņemt, ka man ir Chek clk2 ko ja un man ir kļūda ar šo sintaksi: lways @ (posedge CLK) sākt skaitīt

 

[FvM]

Vismaz jums ir, lai novērstu clk2

 

[yanzixuan]

bet man ir jādara s.th manā vienmēr bloķēt ja es noņemt, ka man ir Chek clk2 ko ja un man ir kļūda ar šo sintaksi: lways @ (posedge CLK) sākas skaits