palīdzēt FIFO vilnim!

[Popa]

i ir FIFO, ka man ir nepieciešams, lai izveidotu savienojumu ar MFV.

tas ir mans rakstīt cikla FIFO:

Kods:

vienmēr @ (posedge CLK vai negedge nreset)

sākas / / WRITE_POINTER

if (! nreset) sākas

wr_pointer <= 0;

beigām cits ja (wr_en) sākas

atmiņu [wr_pointer] <= data_in;

wr_pointer <= wr_pointer 1;

beigas

beigas

 

[deepu_s_s]

Šeit ir pirmkods FIFO ar Verilog

Paldies un Regards
Deepak

 

[deepu_s_s]

Var u, lūdzu, pēc ur kodu, lai es varētu palīdzēt u

Sveicieni
Deepak