pārejošas troksni analīze

N

naderi

Guest
Sveiki visiem, man ir nepārtraukta laiku (CT) trešās pakāpes delta sigma modulators, kas ražo SNR = 98dB kad ķēdes troksnis (siltuma un mirgošanas troksni) netiek uzskatīts pārejoši simulācijas. Kad es izmantot pārejošas analīze ar pārejošu trokšņa Cadence-spoks, SNR samazinās līdz 60dB. Aizstājot shēmas ar VerilogA moduļi (beztrokšņu moduļiem) parādīja traucējošs troksnis ir saistīts ar Active-RC izveidotājs. Tomēr, maza signāla troksnis analīze Aktīvās RC integrators parāda ievades-minēto troksni (IRN) <-140dB/Hz, kas izraisa integrēti joslas troksnis (IBN) mazāk par -100 dB par BW = 10kHz. Ja signāls jauda ir-14dB, kā rezultātā SNR būtu vairāk nekā 86dB, bet simulācija ar pārejošu troksni liecina SNR = 60 dB. Es nevaru atrast citu avotu par trokšņa un es brīnums, ja pārejošas trokšņu analīzi ražo pareizus rezultātus. Lūdzu, ļaujiet man zināt jūsu idejas. Paldies, Ali
 
Jums vajadzētu post shematisks un pievienot vairāk informācijas.
 
Jo pārejošu trokšņa iestatīšanas formā, jums vajadzētu izmantot: "noiseupdate = soli".
 
Lūdzu atrast pievienojiet skaitļus, kuri ilustrē struktūru delta sigma modulators, tests iestatīšanas uz integratoru, un daži par izveidotājs rezultātiem. Jo modulators tikai integrators ir ķēde un pārējie ir verilog-modeļiem. Integrators parāda ievades minēto troksni -147 dB, un izejas punktā troksni mazāk nekā 89dB. Lūdzu, ņemiet vērā, ka delta sigma modulators tikai izejvielu un minēto troksni no pirmā integrators var sasniegt izejas modulators gandrīz bez vājināšanās. Pārejošas troksnis analīze ir noteikts ar šādiem rādītājiem: noiseseed = 1 noisefmax = fs (fs = 5.12MHz, modulators joslas platums ir 10 kHz) noiseupdate = solis pievienojot vai noņemot noiseupdate = solis nav atšķirības, pēdējā no modulators SNR. Tāpat noiseupdate nav pieejams GUI, un man ir pievienota arī netlist manuāli, tad skrēja simulēšanu spoks komandu. Modulators var ražot SNR = 91,7 dB kad pārejoša troksnis ir jāatslēdz, kas nozīmē modulators darbojas pareizi. Bet ļaujot pārejošas troksni pilieni SNR līdz 60 dB. Lūdzu, dariet man zināmu, ja nepieciešama sīkāka informācija. Labākais Ali
 
Vai maksimālais solis izmērs pārejoši simulācijas ietekme uz summu iesmidzinātās troksni? fs = 5.12 MHz, TRAN TRAN stop = 52m errpreset = konservatīvs noiseseed = 1 noisefmax = fs noiseupdate = solim \ maxstep = 1N write = "spectre.ic" writefinal = "spectre.fc" anotēt = status maxiters = 5
 
domāšana ... :) [COLOR = "Sudraba"] [SIZE = 1] ---------- Post pievienotā 14:09 ---------- Previous post bija 14:02 --- ------- [/SIZE] [/color] tas varētu būt kaut kas līdzīgs troksnis aliasing sakarā ar clocked DAC? Vai esat pārliecināts par to, kā ka ieejas troksnis katra bloka tiek pārcelta, lai izejas? Es paturēšu mēģina izdomāt kaut ko
 
Jo delta sigma modulators, tas ir labi zināms, ka tikai APK un pirmais integrators var veicināt izejas troksni. To var pārbaudīt arī ar uzvedības simulatori, piemēram, Matlab un Verilog-A. Es atklāju, ka pārejoša trokšņa analīze nesakrīt ar trokšņu analīzi. Pieredzējis dizainers man teica, ka viņš nevar paļauties uz kādu no tiem, un pat apsvērt 50% lielāku troksni. Es neesmu pārliecināts, cik patiesi tas ir, bet var novest pie pār dizainu. Anyway, es varētu atjaunot 20dB ārā no 30dB ar labāku koeficientu mērogošanas izmēģinājumos. Ja kādreiz troksnis nāk no, to var mazināt, zvīņošanās un pārdali koeficientus. Ali
 
Jo delta sigma modulators, tas ir labi zināms, ka tikai APK un pirmais integrators var veicināt izejas troksni. To var pārbaudīt arī ar uzvedības simulatori, piemēram, Matlab un Verilog-A. Es atklāju, ka pārejoša trokšņa analīze nesakrīt ar trokšņu analīzi. Pieredzējis dizainers man teica, ka viņš nevar paļauties uz kādu no tiem, un pat apsvērt 50% lielāku troksni. Es neesmu pārliecināts, cik patiesi tas ir, bet var novest pie pār dizainu. Anyway, es varētu atjaunot 20dB ārā no 30dB ar labāku koeficientu mērogošanas izmēģinājumos. Ja kādreiz troksnis nāk no, to var mazināt, zvīņošanās un pārdali koeficientus. Ali
Click to expand...
Es nezinu ar Spectre, bet ar ELDO trokšņa novērtējumu, ko NoiseTran ir diezgan reaģē uz analītiskiem aprēķiniem. Jā, es zinu, kur troksnis nāk no, bet man bija jautājums, ja aliasing parādības sakarā ar clocked DAC var attiekties.
 
Vai jūs varētu paskaidrot vairāk par aliasing parādībām ar clocked DAC? Es saprotu, ka šāds aliasing varētu notikt clocked ADC kad ieejas joslas platums ir lielāks nekā takts frekvenci (FS). Tad troksnis izplatīts visā ieejas diapazonā ir salocīts starp DC ar FS / 2. Jo clocked DAC, tā devums ir digitālais ar joslas platumu / fs 2. Bez papildu joslas uz alias. Sveicieni Ali
 
Sveiki naderi,
Jo delta sigma modulators, tas ir labi zināms, ka tikai APK un pirmais integrators var veicināt izejas troksni. To var pārbaudīt arī ar uzvedības simulatori, piemēram, Matlab un Verilog-A. Es atklāju, ka pārejoša trokšņa analīze nesakrīt ar trokšņu analīzi. Pieredzējis dizainers man teica, ka viņš nevar paļauties uz kādu no tiem, un pat apsvērt 50% lielāku troksni. Es neesmu pārliecināts, cik patiesi tas ir, bet var novest pie pār dizainu. Anyway, es varētu atjaunot 20dB ārā no 30dB ar labāku koeficientu mērogošanas izmēģinājumos. Ja kādreiz troksnis nāk no, to var mazināt, zvīņošanās un pārdali koeficientus. Ali
Click to expand...
Mēģiniet ar Berkeley Design Automation (BDA), Analogā FastSPICE (AFS) precīzai Transient Noise analīze ... īpaši veida ķēdēm jūs strādājat ... [Url = http://www.berkeley-da.com/prod/prod04_afs_tn.htm] BDA - AFS pārejoša trokšņa variants [/url] Arī tur ir baltā grāmata no Qualcomm uz ADC ierīces trokšņa signoff metodoloģiju ar AFS Transient Noise http://www.berkeley-da.com/prod/datasheets/BDA_Qualcomm_ADC_Noise_WP.pdf --- Manju ---
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top