( ) Operator

[omara007]

ikviens zina jebkurš VHDL bibliotēka, kas nosaka, ka ( ) operators to, kā to var pievienot 2 n bitu std_logic_vectors saņemt gan SUM, un tā vienkārši pārstāvētas (n 1)-bit std_logic_vector?

 

[Vonn]

uz Lib ir [IEEE.NUMERIC_STD]

Ja esat FPG (at) dv meklēt file: numeric_unsigned.vhd

Funkcija apraksts:

bibliotēka IEEE;
izmantot IEEE.STD_LOGIC_1164.all;
izmantot IEEE.NUMERIC_STD.all;

pakete NUMERIC_UNSIGNED ir

funkciju " " (L, R: STD_LOGIC_VECTOR) atgriešanās STD_LOGIC_VECTOR;
- Rezultāts subtipa: STD_LOGIC_VECTOR (MAX (L'GARUMS, R'LENGTH) -1 downto 0).
- Rezultāts: neparakstīta pievienot divus STD_LOGIC_VECTOR vektoru, kas var būt dažāda garuma.

funkciju " " (L: skaitlim; R: STD_LOGIC_VECTOR) atgriešanās STD_LOGIC_VECTOR;
- Rezultāts subtipa: STD_LOGIC_VECTOR (R'LENGTH-1 downto 0).
- Rezultāts: pievienota skaitlim, L (var būt pozitīva vai negatīva), uz STD_LOGIC_VECTOR
- R, kas ir pieņemts, ka tie neparakstīta.

funkciju " " (L: STD_LOGIC_VECTOR; R: skaitlim) atgriešanās STD_LOGIC_VECTOR;
- Rezultāts subtipa: STD_LOGIC_VECTOR (L'GARUMS-1 downto 0).
- Rezultāts: Pievieno STD_LOGIC_VECTOR vektora pieņemts neparakstīta, L, līdz skaitlim, R.

.
.
.
.
.

 

[vemt]

omara007 wrote:

ikviens zina jebkurš VHDL bibliotēka, kas nosaka, ka ( ) operators to, kā to var pievienot 2 n bitu std_logic_vectors saņemt gan SUM, un tā vienkārši pārstāvētas (n 1)-bit std_logic_vector?

 

[omara007]

thnx vēmekļi ..
Bet ko karalis pagarinājuma tas (paplašināt) atbalstu?..un, ja ir vairāk nekā īstenošanu šajā paplašinājums (varētu būt nulle vai parakstīt pagarinājumu) ..
un kā var šo ietekmēt Turklāt process ir parakstījis vai neparakstīta?..man minēt PARAKSTĪTO / neparakstīta vārdu pirms operatora?vai pasludināt paketi, ka?

 

[jay_ec_engg]

Es domāju, ka ..

bibliotēka IEEE;
izmantot ieee.std_logic_1164.all;
izmantot ieee.std_logic_arith.all;
izmantot ieee.std_logic_unsigned.all;

vai

izmantot ieee.std_logic_singed.all;

Tas do, ka ...vienīgā lieta, u ir jādara ir, ja ur vektori ir 2 bitiem ...tad rezultējošo 3 bitiem.

 

[omara007]

Nr Jey ..
tā nav taisnība ..ja u izmanto parakstījis vai neparakstīta iepakojumiem, u nevarēs ir vektors 3-bitu kā izrietošs no 2 ieejas vektori katru 2-bitu ..

pareizais risinājums ir tas, kas tika piedāvāts nesen .., kurā mēs paplašināt ievadparametrus ..bet mums ir jāzina, lai īstenotu vārdu PAPLAŠINĀŠANU ..tas ir nulle pagarināšana vai parakstīt pagarinājumu ..tik un tā mēs varam manuāli paplašināt ievadparametrus ..

 

[jay_ec_engg]

Es domāju, ka tā ir jāstrādā ....
im nav ļoti pārliecināts, ka ...i dont ir vlsi pieteikumu pakete rituāls tagad ar mani ...
bet tai būtu darbs ....izmantojot
a, b: in std_logic_vector (1 downto 0);
c: no std_logic_vector (2 downto 0):

process
mainīgo x: std_logic_vector (2 downto 0)
sākt

x: = a b;
c <= x;

tas darba pārliecināti ..izmēģināt šo ..

 

[jitendra]

Sveiki draugi,
Te ir vēl viena metode, lai sasniegtu mērķi:
Iekļaut ieee.std_logic_unsigned.all
==========
izmantot ieee.std_logic_unsigned.all;
==========
rakstīt kods šādi:
==========
c: = ('0 '& a) ('0' & b);
==========
kur a un b ir n mazliet vektori un c ir n 1 bitu vektoru.

Sveicieni,
Jitendra

 

[omara007]

jay_ec_engg wroterocess

mainīgo x: std_logic_vector (2 downto 0)

sāktx: = a b;

c <= x;

 

[jay_ec_engg]

tad tas liecina, kļūda ...
tās nav synthesizable Es domāju, ka ..im nav pārliecināts, ka ...bet problēma willbe tur ..tas ir pārliecināts, ka ...
ir u mēģinājis

c <= a b;?

 

[omara007]

nē ..tā nedarbosies ..jo īstenošanu, operators nozīmē, ka 2 operandiem un rezultāts ir visas tās pašas vektora garumu ..