G
Galos
Guest
Čau, Vai kāds man palīdzēt ar verilog kodu nulles anticipator. Tās darba šķiet nedaudz grūts! Jebkurš no palīdzības veida tiks novērtēti ... Paldies 
Google? nav pārliecināts, vai zemāk ir tas, kas jums nepieciešams, bet tas ir grūts ... un diezgan ātri, kopumā - 1 "pie pozīcijas" i "ieejas vektors kopas 1" pēc stāvokļa "i" izejas vektoru un nodzēš visas izejas biti zem "i"; [sintakses = Verilog] modulis leading_zero (ieeja [BIT_W-1: 0] d_in, izlaides reg [BIT_W-1: 0] d_out, izlaides reg [NR_W-1: 0] nr_of_zero, izlaides reg [NR_W-1: 0] one_position); localparam BIT_W = 16, NR_W = log2 (BIT_W); reg [BIT_W-1: 0] CLR, genvar i; radīt (i = 0, i