Nevēlama Spikes pie rezultātā signāls?

[mohazaga]

Hi,,,
Es ceru, every body ir ok, man ir problēma dizaina ckt, arī es varu pieteikties diviem invertēts signāla impulsu (viena atlikta uz citu) uz NAND vārtiem. Tā rezultātā pastāv zināmas nevēlamas tapas kopš produkcija ir 0, abi signāli ir 1 (tas ir ok), bet citos gadījumos ir asums?Kāpēc?kā to atrisināt?
pateicība

 

[ravet]

Nezinu, kur tapas, šķiet, jūs varat augšupielādēt momentuzņēmumu, lai precizētu, bet jums var būt divu veidu spike:

1 - kā rezultāts ir nulle, izņemot vienā kombinācijā tikai, lai tapas parādās virsū uz nulles līmenī, šis pieaugums un samazināšanās laikā no divu signālu cēlonis, iespējams, ievērosiet, ka šis tapas šķiet par pāreju no izejvielām, un tas var nebūt radīt problēmas,

2 - tapas, iekams pāreju no nulles līdz ti, viens izvades sasniedz augstāku līmeni nekā Vdd (vai viena līmeņa), tas arī nevarētu radīt problēmas, ja vien smaile vērtība pieņemama, tas ir šajā gadījumā sauc par pārsniegumu, pievienot capacitances uz izejas var novērst, ka bet palielinās jūsu pieauguma un krituma laikā

 

[mohazaga]

Hi,,,
pievienots Ieejas / izejas viļņu no NAND lielāku izpratni par problēmu, gaida.
pateicība<img src="http://images.elektroda.net/52_1175565815_thumb.jpg" border="0" alt="Unwanted Spikes at the result signal???" title="Nevēlama Spikes at rezultātā signāls?"/>

Pievienots pēc 5 stundām 28 minūtēm:Hi,,,
nākamais cipars ir reālā izejas ckt (outup ir ņemta no NAND gate), kur kā ieguldījums ir ideāls kavējas impulsiem.
pateicība<img src="http://images.elektroda.net/48_1175585660_thumb.jpg" border="0" alt="Unwanted Spikes at the result signal???" title="Nevēlama Spikes at rezultātā signāls?"/>

 

[ravet]

sorry momentuzņēmumi ir pārāk maza, lai redzētu

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smaids" border="0" />

, I cant padarīt tās pilna izmēra, ja jūs varat augšupielādēt lielāku versiju, tā būs labāk

 

[mohazaga]

Hi,,,

Attached Ieejas / izejas viļņu no NAND lielāku izpratni par problēmu,
fig-1
http://images.elektroda.net/67_1175668849.jpg
nākamais cipars ir reālā izejas ckt (outup ir ņemta no NAND gate), ja ieguldījums ir ideāls kavējas impulsiem.
fig-2
http://images.elektroda.net/37_1175669189.jpg
Pateicība

 

[mohazaga]

Hi,,,
kad man noConn termināla izejas mezglu tapas ir samazināti, kas tas nozīmē?
pateicība