Nepieciešama steidzama palīdzība ... verilog kods kļūda

R

renuvamsi

Guest
Sveiki,
Es esmu jauns, lai verilog ... Can someone help me steidzami ..
Man ir uzdevums 8 bitu reģistru, kur i ir ar modeļa hierarchial modelēšana .......
šeit ir manas moduļu ....pareizi man, lūdzu

Kāds lūdzu patietnly iet cauri visiem moduļiem un let me know whas nepareizi tajā ....`grafiks 1ns/1ns
moduļa reģistrs (reg_out, datiem, ena, clk, RST);

izlaide [7:0] reg_out;
ievade [7:0] datiem;
input ena, clk, RST;

regmux register0 (reg_out [0] q, datus [0], ena, clk, RST);
regmux register1 (reg_out [1], Q, data [1], ena, clk, RST);
regmux register2 (reg_out [2], q, data [2], ena, clk, RST);
regmux register3 (reg_out [3], q, datus [3], ena, clk, RST);
regmux register4 (reg_out [4], q, dati [4], ena, clk, RST);
regmux register5 (reg_out [5], q, datus [5], ena, clk, RST);
regmux register6 (reg_out [6], q, datus [6], ena, clk, RST);
regmux register7 (reg_out [7], q, datus [7], ena, clk, RST);

endmodule`grafiks 1ns/1ns

modulis regmux (r, q, d, ena, clk, RST);

produkcija R;
input q, d, ena, clk, RST;
wire x, QB;
MUX2to1 muxinst (x, q, d, ena);
dff dffinst (q, QB, RST, clk, x);
endmodule`grafiks 1ns/1ns

modulis MUX2to1 (x, q, dati, ļauj);

produkcija x;
input q, dati, ļauj;
stieple "Q1, data1, enablebar;

ne (enablebar, ļauj);
un (Q1, q, enablebar);
un (data1, datiem, ļauj);
vai (x, data1, Q1);
endmodule
~`grafiks 1ns/1ns

modulis dff (q, QB, dzidrs, pulksteni, dati);
produkcija Q QB;
input pulksteni, dati, skaidra;
vads CB, CLR, clkb, clk, DB, d, s, sb, r, rb;

defparam SR1.x = 4.8, SR2.x = 4.5, SR3.x = 5;
defparam SR1.y = 3.3, SR2.y = 4.5, SR3.y = 4.5;

nav # (2.3) not1 (cb, dzidrs);
nav # (2.

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Vēss" border="0" />

not2 (CLR, cb);
nav # (2.3) not3 (clkb, pulksteni);
nav # (2.5) not4 (clk, clkb);
nav # (2.3) not5 (DB, data);
nav # (2.3) not6 (d, db);

SR_Latch2 SR1 (s, sb, CLR, clk, 1'b1, RB);
SR_Latch2 SR2 (r, RB, clk, s, d, CLR);
SR_Latch2 SR3 (q, QB, 1'b1, s, CLR, r);

endmodule

~

`grafiks 1ns/1ns

modulis SR_Latch2 (Q, QB, S0, S1, R0, R1);

produkcija Q QB;
input S0, S1, R0, R1;

rādītājs x = 4.5;
parametrs y = 4.5;

NAND # (x) nand1 (Q, S0, S1, QB);
NAND # (y) nand2 (QB, R0, R1, Q);

endmodule

i am kļūst Ššī kļūda .... ncvlog: * E, EXPMPA (regmux.v, 21 | 0): sagaidot atslēgvārdu "modulis", "macromodule" vai "primitīva" [A.1].
Total errors / brīdinājumi atrod ārpus moduļi un primitīvi:
kļūdas: 1, brīdinājumi: 0
ncverilog: * E, VLGERR: kļūda notika analizējot.Review log failu kļūdas ar kodu * E, un nosaka tās, kas noteiktas problēmas, lai turpinātu.Iziešana ar kodu (statuss 1).
..

Therre ir kļūda regmux modulis .. bet, šķiet, evrything ideāls .... var kāds palīdzēt ....Arī man šaubu soehting kārtībā ar parametru sevišķām .. nepieciešama arī helo tajā ,,,,,

Pateicība
Renuka

 
Es tikko apkopojusi kodu.Es neredzu nekādu kļūdu kodu.Man ir lietojuši NC-sim.

Izņemot to, ka i got: nav # (2.Cool not2 (clr, cb), no jūsu kodu dff moduli un es mainīja ne # (2.0) not2 (clr, cb);

 
Nē, es cam saņemt paša kļūda ......
Var būt tur ir kaut kas nepareizi regmux modulī.
In NC sim, i got šī kļūda

 
Kods:

`grafiks 1ns/1ns

moduļa reģistrs (reg_out, datiem, ena, clk, RST);izlaide [7:0] reg_out;

ievade [7:0] datiem;

input ena, clk, RST;regmux register0 (reg_out [0] q, datus [0], ena, clk, RST);

regmux register1 (reg_out [1], Q, data [1], ena, clk, RST);

regmux register2 (reg_out [2], q, data [2], ena, clk, RST);

regmux register3 (reg_out [3], q, datus [3], ena, clk, RST);

regmux register4 (reg_out [4], q, dati [4], ena, clk, RST);

regmux register5 (reg_out [5], q, datus [5], ena, clk, RST);

regmux register6 (reg_out [6], q, datus [6], ena, clk, RST);

regmux register7 (reg_out [7], q, datus [7], ena, clk, RST);endmodule`grafiks 1ns/1nsmodulis regmux (r, q, d, ena, clk, RST);produkcija R;

input q, d, ena, clk, RST;

wire x, QB;

MUX2to1 muxinst (x, q, d, ena);

dff dffinst (q, QB, RST, clk, x);

endmodule
`grafiks 1ns/1nsmodulis MUX2to1 (x, q, dati, ļauj);produkcija x;

input q, dati, ļauj;

stieple "Q1, data1, enablebar;ne (enablebar, ļauj);

un (Q1, q, enablebar);

un (data1, datiem, ļauj);

vai (x, data1, Q1);

endmodule
`grafiks 1ns/1nsmodulis dff (q, QB, dzidrs, pulksteni, dati);

produkcija Q QB;

input pulksteni, dati, skaidra;

vads CB, CLR, clkb, clk, DB, d, s, sb, r, rb;defparam SR1.x = 4.8, SR2.x = 4.5, SR3.x = 5;

defparam SR1.y = 3.3, SR2.y = 4.5, SR3.y = 4.5;nav # (2.3) not1 (cb, dzidrs);

nav # (2.0) not2 (clr, cb);

nav # (2.3) not3 (clkb, pulksteni);

nav # (2.5) not4 (clk, clkb);

nav # (2.3) not5 (DB, data);

nav # (2.3) not6 (d, db);SR_Latch2 SR1 (s, sb, CLR, clk, 1'b1, RB);

SR_Latch2 SR2 (r, RB, clk, s, d, CLR);

SR_Latch2 SR3 (q, QB, 1'b1, s, CLR, r);endmodule
`grafiks 1ns/1nsmodulis SR_Latch2 (Q, QB, S0, S1, R0, R1);produkcija Q QB;

input S0, S1, R0, R1;rādītājs x = 4.5;

parametrs y = 4.5;NAND # (x) nand1 (Q, S0, S1, QB);

NAND # (y) nand2 (QB, R0, R1, Q);endmodule

 
`grafiks 1ns/1ns

modulis reg_test ();

reg CLK, ena, RST;
reg [7:0] datiem;
stieple [7:0] reg_out;

reģistrēties uut (reg_out, datiem, ena, clk, RST);

sākotnējais
sākt
clk = 1'b0;
mūžīgi
# 20 clk = ~ clk;
beigas

sākuma jāsākRST = 1'b0;
# 40 Data = 8'hA3; ena = 1'b1; RST = 1'b1;
# 40 ena = 1'b1, datu = 8'h15;
# 40 ena = 1'b0;
# 40 ena = 1'b1, datu = 8'hB9;
# $ 140 apstājoties;
# 10 $ apdare;
beigas

sākotnējais
$ monitors ($ laiks, "RST =% b clk =% b ena =% b dati =% h output =% h", RST, clk, ena, datu reg_out);

endmodule`grafiks 1ns/1ns

modulis SR_Latch2 (Q, QB, S0, S1, R0, R1);

produkcija Q QB;
input S0, S1, R0, R1;

rādītājs x = 4.5;
parametrs y = 4.5;

NAND # (x) nand1 (Q, S0, S1, QB);
NAND # (y) nand2 (QB, R0, R1, Q);

endmodule
~
~
`grafiks 1ns/1ns

modulis dff (q, QB, dzidrs, pulksteni, dati);

produkcija Q QB;
input pulksteni, dati, skaidra;
vads CB, CLR, clkb, clk, DB, d, s, sb, r, rb;

defparam SR1.x = 4.8, SR2.x = 4.5, SR3.x = 5.0;
defparam SR1.y = 3.3, SR2.y = 4.5, SR3.y = 4.5;

nav # (2.3) not1 (cb, dzidrs);
nav # (2.

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Vēss" border="0" />

not2 (CLR, cb);
nav # (2.3) not3 (clkb, pulksteni);
nav # (2.5) not4 (clk, clkb);
nav # (2.3) not5 (DB, data);
nav # (2.3) not6 (d, db);

SR_Latch2 SR1 (s, sb, CLR, clk, 1'b1, RB);
SR_Latch2 SR2 (r, RB, clk, s, d, CLR);
SR_Latch2 SR3 (q, QB, 1'b1, s, CLR, r);

endmodule`grafiks 1ns/1ns

modulis MUX2to1 (x, r, dati, ļauj);

produkcija x;
input r, dati, ļauj;
wire R1, data1, enablebar;

nav # (2.3) (enablebar, ļauj);
un # (3.3) (R1, r, enablebar);
un # (3.3) (data1, datiem, ļauj);
vai # (3.3) (x, data1, R1);

endmodule`grafiks 1ns/1ns

modulis regmux (r, d, ena, clk, RST);

inout R;
input d, ena, clk, RST;
wire x, QB;

MUX2to1 muxinst (x, r, d, ena);
dff dffinst (r, QB, RST, clk, x);
endmodule`grafiks 1ns/1ns

moduļa reģistrs (reg_out, datiem, ena, clk, RST);

inout [7:0] reg_out;
ievade [7:0] datiem;
input ena, clk, RST;
stieple [7:0] reg_out;
stieple [7:0] datiem;regmux register0 (reg_out [0] reg_out [0] dati [0], ena, clk, RST);
regmux register1 (reg_out [1], reg_out [1], data [1], ena, clk, RST);
regmux register2 (reg_out [2], reg_out [2] data [2], ena, clk, RST);
regmux register3 (reg_out [3], reg_out [3], datiem [3], ena, clk, RST);
regmux register4 (reg_out [4], reg_out [4], dati [4], ena, clk, RST);
regmux register5 (reg_out [5], reg_out [5], datiem [5], ena, clk, RST);
regmux register6 (reg_out [6], reg_out [6], datus [6], ena, clk, RST);
regmux register7 (reg_out [7], reg_out [7], datiem [7], ena, clk, RST);

endmoduleŠeit ir moduļu un testēšanas stendā es pieteicos uz ķēdi.Man kļūst zināmas nevēlamas tapas ar produkcijas .... kā:0rst = 0 clk = 0 ena = x dati = xx output = xx
15rst = 0 clk = 0 ena = x dati = xx output = 00
20rst = 0 clk = 1 ena = x dati = xx output = 00
40rst = 1 clk = 0 ena = datiem 1 = a3 output = 00
60rst = 1 clk = 1 ena = datiem 1 = a3 output = 00
75rst = 1 clk = 1 ena = datiem 1 = a3 output = a3
80rst = 1 clk = 0 ena = 1 datu = 15 output = a3
100rst = 1 clk = 1 ena = 1 datu = 15 output = a3
115rst = 1 clk = 1 ena = 1 datu = 15 output = b7
120rst = 1 clk = 0 ena = 0 datu = 15 output = 15
140rst = 1 clk = 1 ena = 0 datu = 15 output = 15
160rst = 1 clk = 0 ena = 1 Data = B9 output = 15
180rst = 1 clk = 1 ena = 1 Data = B9 output = 15
195rst = 1 clk = 1 ena = 1 Data = B9 output = bd
200rst = 1 clk = 0 ena = 1 Data = B9 output = B9
220rst = 1 clk = 1 ena = 1 Data = B9 output = B9
240rst = 1 clk = 0 ena = 1 Data = B9 output = B9
260rst = 1 clk = 1 ena = 1 Data = B9 output = B9
280rst = 1 clk = 0 ena = 1 Data = B9 output = B9115, ir smaile no b7 arī 195 bd, kas ir nevēlama.Es nevaru atrast kļūdas es daru.Tas ir veids steidzami ... var kāds palīdzēt ar produkcijas .......

I dont zināt, kur es daru nepareizi,,,, var kāds pārbaudīt kodu un ļaujiet man zināt par koda izmaiņas ....

Es šaubos par parametrs primāriem .. bet neesat pārliecināts ....

Please help !!!!!

 
Vai esat aizmirsis 1 ostas regmux uz jums jaunāko versiju?

modulis regmux (r, d, ena, clk, RST);

ir 5 porti.tu lieto ir 6.arī uzsākšanas par regmux, tas ir 6 pārāk ...

regmux register0 (reg_out [0] reg_out [0] dati [0], ena, clk, RST);jūs varētu vēlēties noteikt, ka un redzēt, ja tas ir jūsu problēma.

 
thanq tik daudz ur help!!
Es beidzot saņēmu produkcija

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smaids" border="0" />Es būšu luking priekšu ur palīdzību nākotnē

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top