Nepieciešama palīdzība par apvienojot divas procesiem VHDL

[Digit0001]

Hi Vai kāds ieteikt, kā man apvienot šādu kodu vienā procesā? Kods sastāv no letes un valsts iekārtu, ko es gribu, lai kā vienu procesu. Problēma es esmu, kam šobrīd ir skaits nestrādās, jo tā ir pretrunā, tāpēc es vēlos, lai būtu vienā procesā.

 arhitektūru uzvedības un pulseDesign ir veids StateType ir (LowState, HighState) signālu nextState, norāda: StateType; signālu skaits: std_logic_vector (3 downto 0); sākas --------------- ------------------------------ - Counter process (CLK, reset, skaits) sākas if (rising_edge (CLK)), tad Valsts

 

[TrickyDicky]

Padomā par to, ko jūs darāt. Konflikti var rasties tikai tad tāpēc, ka jūs mēģināt piešķirt skaits no 2 dažādās vietās. Jums ir nepieciešams domāt par loģiku. Nevar būt skaits asinhronā procesā, jo tas ir tikai, ka - asynchrnous. galvenokārt, par vienu procesu, valsts iekārtas:

 process (CLK, reset) - tikai pulksteni un reset nepieciešama sensitivty sarakstā sākas tad, ja reset = "1", tad skaits

 

[N vijay kumar]

hi, sākas vienmēr @ (posedge CLK) sākas tad, ja (reset) skaits

 

[TrickyDicky]

Esat ievietojis Verilog in pavediens par VHDL!

 

[Digit0001]

paldies, es saprotu tagad

 

[Digit0001]

Man ir problēma, kad es modelētu kodu. Modificēts kods nemaina valstīm un pret neskaitās. Šis ir kods i ir: [PIEVIENOJIET] 55075 [/PIEVIENOJIET] tas ietver to, kas man ir simulatorā un īstenošanu.

 

[N vijay kumar]

dont ma, valsts jutība sarakstu, LowState => temperatūra, ja (pulsa = '1 '), tad skaits uz signāliem neg malu pulksteņa

 

[Digit0001]

Temp tiek izmantots, lai saglabātu Saskaņā ar jaunākajiem datiem vērtību. Mērķis ir tāpēc, ka es esmu izmērot periodu impulsu.