nepareizi šajā VHDL kods plz help me

[grittinjames]

hai friends
i am iegūt kļūda līdzīgs šim

wt ir precīzi problēma tam, kā es varu atrisināt šoERROR: Xst: 827 - D: / VHDL / myfreq / count.vhd line 27: Signal aa nevar Sintētisku slikti sinhrono aprakstu.
ERROR: XST neizdevāsbibliotēka IEEE;
izmantot IEEE.STD_LOGIC_1164.ALL;
izmantot IEEE.STD_LOGIC_ARITH.ALL;
izmantot IEEE.STD_LOGIC_UNSIGNED.ALL;

- Uncomment šādas rindas izmantot deklarācijas, kas ir
- Paredzēja instantiating XILINX primitīvs sastāvdaļas.
- bibliotēka UNISIM;
- izmantot UNISIM.VComponents.all;

vienību skaits ir
Osta (hrz: in std_logic;
MSR: in std_logic;
disp: out std_logic_vector (0 6 downto);
sel: out std_logic_vector (0 2 downto);
muxfreq: in std_logic;
oflo: out std_logic);
end skaits;

arhitektūra Uzvedības un skaits ir

signāls DSP: std_logic_vector (6 downto 0);
signālu, aa, b, bb, c, Cc: std_logic_vector (3 downto 0);

sākt

process (hrz, MSR)

mainīgais i: integer: = 0;

sākt

if (rising_edge (hrz)), tad
<= AA;
b <= bb;
c <= cc;
aa <= "0000";
bb <= "0000";
cc <= "0000";
oflo <= '0 ';
elsif (rising_edge (MSR)), tad
aa <= aA "0001";
if (aa = "1001"), tad
bb <= bb "0001";
if (bb = "1001"), tad
cc <= cc "0001";
citādi
oflo <= '1 ';
beidzas, ja;
beidzas, ja;
beidzas, ja;
end process;
end Uzvedības;

 

[nand_gates]

Šeit ir labots kodu!
Problēma bija jums cant get Flipflop ar diviem pulksteņiem!
VHDL ir HDL ir aparatūra apraksts valodā nozīmē vispirms
domāju hardware tad izmantojiet VHDL tikai desribe to!
Kods:

bibliotēka IEEE;

izmantot IEEE.STD_LOGIC_1164.ALL;

izmantot IEEE.STD_LOGIC_ARITH.ALL;

izmantot IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment šādas rindas izmantot deklarācijas, kas ir

- Paredzēja instantiating XILINX primitīvs sastāvdaļas.

- bibliotēka UNISIM;

- izmantot UNISIM.VComponents.all;vienību skaits ir

osta (hrz: in std_logic;

MSR: in std_logic;

disp: out std_logic_vector (0 6 downto);

sel: out std_logic_vector (0 2 downto);

muxfreq: in std_logic;

oflo: out std_logic);

end skaits;arhitektūra Uzvedības un skaits irsignāls DSP: std_logic_vector (6 downto 0);

signālu, aa, b, bb, c, Cc: std_logic_vector (3 downto 0);sāktprocess (hrz, MSR)mainīgais i: integer: = 0;sāktif (hrz), tad

<= "0000";

b <= "0000";

c <= "0000";

aa <= "0000";

bb <= "0000";

cc <= "0000";

oflo <= '0 ';

elsif (rising_edge (MSR)), tad

aa <= aA "0001";

if (aa = "1001"), tad

bb <= bb "0001";

if (bb = "1001"), tad

cc <= cc "0001";

citādi

oflo <= '1 ';

beidzas, ja;

beidzas, ja;

beidzas, ja;

end process;

end Uzvedības;

 

[nxtech]

Tur nav liekas kaut kas nav kārtībā ar savu kodu.Problēma var būt XST.

Man ir uzskriet instaces kur man bija precizēt iekšējās signālu vērtības pirms procesu.Dot, ka mēģināt redzēt.

Tikai atceraties, ka attiecībā uz šiem bezmaksas rīkus jūs reizēm dabūt to, ko jūs maksājat.XST ir labs instruments, bet tas ir tā momentus, ja tā pierāda, ka tas nav pati līga, kā teikt Symplify.

E

 

[darylz]

tikai partical modelis var tikt sintezētas ar loģiku ...lūdzu skatīt rokasgrāmatas jūsu sintēzes rīku ...
Kā