Modulis uzsākšanas, izmantojot Generate in Verilog-

W

write2rammy

Guest
Hi all, Es esmu, izmantojot radīt paziņojumu instantiate kavēšanās moduli (cur_starved_delay) 11 reizes. Pamatideja ir, lai modelētu 11 posmu gredzenu oscilators izmantojot pašreizējo badā kavēšanās šūnu. Bet man sintakses kļūda rada paziņojumu. Var kāds man palīdzēt ar šo. Kods ir pievienots zemāk. `Include" constants.vams "` ietver "disciplines.vams" moduli cur_starved_delay (Vin, Vbias_p, Vbias_n, VDD, VSS, Vout); parametrs nekustamā C_load = 1E-12; parametrs nekustamā Kp = 1; parametra reālā Kn = 1; parametrs nekustamā Vt = 0,2; parametra reālā pos_tol = 0,2; parametra reālā neg_tol = -0,2; ievadi Vin, Vbias_p, Vbias_n, VDD, Vss, izejas Vout, spriegums Vin, Vbias_p, Vbias_n, VDD, Vss, Vout, sprieguma V_swing, Vsg_p , Vgs_n, pašreizējais I_p, I_n, nekustamo Td_p, Td_n, V_ph; analog sākt V (V_swing)
 

Welcome to EDABoard.com

Sponsor

Back
Top