MFV Problēma

V

Vonn

Guest
Sveiki visiem,
IAM, izmantojot 2 process tips MFV manā VHDL kods
problēma ir MFV nedarbojas pareizi,
It apdraudējumu nejauši
kad es pārbaudījis syntheizer reprt I pamatots, ka

", Izmantojot viena karstā kodējums, lai signālu <currentstate>"

Tas automātiski izmanto vienu karstā techneque par MFV

Tagad, kā es varu spēkā tā izmantot "pelēko" veidu?

 
tas atkarīgs no tā, cik sintēze rīks u izmanto, tad, par to, kas ir?

 
Ja izmantojat Synplify Pro kā sintēzes nodevu, var izmantot atribūtu "syn_encoding".

Lūk, piemēram, par šo raksturlielumu:

bibliotēka synplify;
izmantot synplify.attributes.all;
pakete my_states ir
veida valsts ir (Xstate, st0, st1, st2, ST3, st4, st5, st6, st7,
st8, st9, st10, st11, st12, st13, st14, st15);
signālu s1: valsts;
atribūta syn_encoding par s1: signāls ir "pelēks";
end my_states;

 
IAM, izmantojot ISE6.1.03, un es gribu uzzināt 2 lietas

1 - kas var izraisīt apdraudējumu valsts pāreja
Vai process jutība sarakstu var ietekmēt ar jebkādiem līdzekļiem
2 - kā jūs varat spēkā synthizese tool (ISE) veikt valsts pelēks kodēšana

Vai jebkura struktūra palīdzēt

 
Jūsu pirmā problēma būs vairāk skaidrs, mums, ja u post kods ur MFV ..
Attiecībā uz
2. problēmas, un var mainīties MFV Encoding, apmeklējot Process Izvēlne .. noklikšķiniet īpašības> HDL Iespējas> MFV Encoding Algoritms Tab ..no turienes u var izvēlēties pelēks utt. (Tas ir no ISE 5,2) Hope this helps ..
tut ..

 
uz pirmo jautājumu:
ar dažiem īpašiem nosacījumiem, kā, piemēram, zema temperatūra, MFV netiks savukārt uz plānoto valsts jūs darīt, piemēram, vēlaties, lai valsts mainīt no 000 līdz 011 ar dažiem stāvokli, bet pēdējo divu bitiem nevar chage tajā pašā reizi, tad 000 mainīsies uz 010, un valsts paliks kādu laiku, kas dos kļūda! vienā ir apsveicams, ja viņa vai viņš nepiekrīt mana ideja!

 
Hi guyes,

Vispirms es vēlos thak jums visiem par jūsu ieguldījumu
Man ir tikai atklāts, kāpēc tas netika darbu pareizi, un es domāju, ka
Jums jāzina, ka nav kritumu tajā pašā kļūda

Tagad no manas pieredzes šajā projektā,
Ja vēlaties, lai izveidotu stabilu MFV jums shoud:

1 - Padariet jākonstruē no 3 procesos (pāreju, valsts reģistru, produkciju)
Tas ir labāk, lai atdalītu izlaides procesu no valsts reģistra process

2 - tās visas būtu clocked bet pārejas procesu pulksteni
nedrīkst būt tās pašas malas pārējiem, es domāju, ja citi
ve mala ir transiton būtu-ve un Vise versa
"Lai varētu ohnest tas samazināt maksimālo biežumu atļauts
uz pusi, bet tā nodrošinās stabilu funkcionalitāti jūsu MFV "

3 - Visbeidzot ir ļoti ļoti būtisks nosacījums, kas ir:
visas izejvielas ar valsts reģistra procesam jābūt
CLOCKED un REĢISTRĒ
tas ir ļoti svarīgi un jūs paziņojums atšķirību, ja jūs
centās īstenot savu dizainu te reālā pasaule

In simulācijas Jums nav paziņojums jebkāda starpība, un redzēsiet
visas lietas, darbi, bet jums nāksies patiesību, kad runa ir par
īstenošanu

ofcourse ir daudzi citi dizains tech.bet tas ir tikai noteikts, ka
darbi ar mani
Ceru, ka tas var palīdzēt jebkura struktūra darbu tajā pašā jomā

Ar laba vēlējumiem

 
Es domāju, ka trešais punkts ir vissvarīgākais!
Pārējās nav svarīgi.

 
Lai nicolepsn:
Vai u ir pieredze kā jūs teica.Wonder zemā temperatūra var novērst divas biti mainīt vienlaicīgi ar PGA loģika iekšēji.

Sveicieni
Ifarmer

 
nicolepsn wrote:

uz pirmo jautājumu:

ar dažiem īpašiem nosacījumiem, kā, piemēram, zema temperatūra, MFV netiks savukārt uz plānoto valsts jūs darīt, piemēram, vēlaties, lai valsts mainīt no 000 līdz 011 ar dažiem stāvokli, bet pēdējo divu bitiem nevar chage tajā pašā reizi, tad 000 mainīsies uz 010, un valsts paliks kādu laiku, kas dos kļūda! vienā ir apsveicams, ja viņa vai viņš nepiekrīt mana ideja!
 
Ja tas ir pareizi, nav nekāda sakara ar kodu, es domāju, ka viņš ir mikroshēmu c / cs ...bet es nedomāju, ka pareizs var būt ...
Esmu iepazinies pirms to, ka kodēšanas paņēmienus var radīt kaut ko, piemēram, ka, ja jūs izmantojat bieži, lai tās prefere pelēks kodē MFV nekā bināro un vienu karstā ...

 
ifarmer wrote:

Lai nicolepsn:

Vai u ir pieredze kā jūs teica.
Wonder zemā temperatūra var novērst divas biti mainīt vienlaicīgi ar PGA loģika iekšēji.Sveicieni

Ifarmer
 
Man ir nepiekrist dažus punktus, kurus Vonn iepriekš:

1) ir valsts mašīna valsts vienmēr ir reģistrēta, rezultāti parasti ir reģistrēts, un pāreju (ja paziņojums) parasti nav.

2) skaņas sinhronai dizains, jūs ļoti reti izmanto gan malām diennakti.Visi procesi būtu clocked tajā pašā malā.Tā patiešām wreaks ņemot par grafiku analīzi.

3) Būtu jauki, ja visas to izejvielu ar SM var reģistrēt, bet tiem nav jābūt, kamēr setup un turiet reizes ir izpildīti.

Radix

 
nākamo valsts ir apvienot loģika
Current state is secība loģika
MFV kas ir secība loģika!

jums var saprast struktūras, izmantojot HDL dizains sērijas no mentors!

 
Hi Guyes,
Jūs esat pilnīgi tiesības par to, ko tu teici,
Ja jūs uz XST (Xilinx sintētiskie. Guide) un iepazīties ar to MFV
3 process struktūras, jūs atradīsiet, ka pirmais ir clocked kamēr 2 citi nav, tad, kad es veicu mans dizains, piemēram, ka tas dod man perfektu rezultātu simulācija, bet, kad es centos ieviest to mikroshēmu, un nāk no reālajām pasaule , valstis nestrādāja pareizi ..
Piemēram, es veikt valsts x ir tikai viena komanda, kura ir:
nextstate <= y; Labi, es domāju, ka šis ir visvienkāršākais viens no pasaulē !!!!!
Patiesībā, ka tas nav iespējams, MFV pāreja nav pareiza visos, no otras puses, kad es veikt visas no tām clocked, It works!
Es runā no praktiskās pieredzes nav no simulācijas viedokļa, lūdzu, ja kāda no iestādēm, vēlaties pievienot pastu vai ieteikumi attiecībā uz šo jautājumu, viņš ir pārliecināties, ka viņa recommendition balstās uz praktisko pieredzi, nevis no tikai lasījumā vai imitēt, jo tas
ir pilnīgi atšķirīgi, reālajos jums problēmas jūs nekad domāt par ...

 
Vienosies ar radix ka "neizmanto gan edeges uz pulksteni, jo tā būs sāpes grafiku analīzi."

 
Es piekrītu radix un RemyMartin.Lai gan jūsu argumentācija ir balstīta uz savu praktisko pieredzi, I guess, ka jums ir noslēptai trouble jūsu projektu.Varbūt jūsu testbench nav modelētu savu nekustamo pasaulē, vai tikai Jums ir veikuši uzvedības simulāciju.Es visu praktisko pieredzi Es tikai ir jāstrādā gan malas divu dizainus un tikai pēdējā caurules līmenī (IOB reģistriem).Ja jūs pielāgosit projektēšanas metodoloģija jums paskaidroja, Es ticu,
ka jums būs daudz nepatikšanām jūsu nākotnē dizainparaugiem.

 
Hi ..

Ya, ar ierakstītu visas ievade pin jūsu MFV spējusi izvairīties no visiem bīstamības digitālā dizains, bet, ja divi MFV ir sazināties cita ar citu, es domāju, ka vissvarīgākais ir izmantot handhasking process.izmantojot reģistra visu informāciju, pie MFV ir ļoti dārgi, lai gan FPGA bagāts no Flip-kritiens.

 

Welcome to EDABoard.com

Sponsor

Back
Top