mazjaudas tehnika, kas RTL sintēze

[mahdinov]

hi,

Es faktiski sagatavot savu šīs STericsson uzņēmuma, un mans jautājums ir mazjaudas tehnika, kas RTL sintēze, un es esmu aa solī dokumentāciju.
Es nesapratu pulksteni selekcijas metodes, tāpēc es lūdzu jūs palīdzēt man, arī es ceru, ka jūs man pateikt, ja viņi ir citas metodes, lai samazinātu jaudas digitālo dizainu.
pat ja esat dokumentāciju, nosūtiet to uz mani plz

Es ļoti gratful

 

[johanlo]

Verilog flip-flop:

reg d;
stieples slodzes, vērtība;

vienmēr @ (posedge CLK)
sākt
ja (slodze)
sākt
d <= vērtība;
beigas
beigas

Kritiens tiks iekrauti tajā pieaug mala, kad slodze ir 1.Bez pulksteņa selekcijas tas ble īstenots kā 2-1 mux priekšā flop.Slodzes signālu izvēlas, ja d (atgriezenisko saiti), vai vērtība ir saglabāta kritiens.

Ar clockgating mux aizstāj ar pulksteni vārtiem.slodze būs kontrolēt pulksteni uz kritiens.Ja slodze ir liela, vērtība tiek saglabāta kritiens.Ja kritiens ir zems, clocked tiek pārtraukta, un nekas nav piekrauts.

 

[ljxpjpjljx]

zemāka jaudas patēriņa jomā vajadzētu izmantot īpašus instrumentus?tiesības?

 

[xinsu]

Jūs varat atsauce zemu jaudu ierobežojumu CPF (ritma) vai UPF (synopsys) dokumentāciju.

 

[mahdinov]

paldies ir daudz par jūsu palīdzību, jūs varat sūtīt man plz daži no šiem dokumentiem, jo man nav atrast to, ko es vēlos šajā tīklā.

 

[rama_bing]

Hi,
Jūs varat saņemt UPF dokumentāciju no šo saiti
http://www.accellera.org/activities/p1801_upf
par UPF tēmas:
http://synopsysoc.org/magicbluesmoke/