maiņu reģistrs

[voho]

Hi all, Es gribētu darīt VHDL pāreju reģistrā ar: sērijas un parallele ievadi un sērijas un parallele produkciju. Paldies ir jau iepriekš par

 

[vahidkh6222]

varbūt ...

 - 4-bit atslogojamās sērijas, un par sērijas-out maiņu reģistrs - CLK: in std_logic; - DIN: in std_logic; - KRAVA: in std_logic; - LOAD_DATA: in STD_LOGIC_VECTOR (3 downto 0) - DOUT: out std_logic; --** Ievietojiet šo starp "arhitektūru" un --- 'sākas' atslēgvārdus ** signālu REG: STD_LOGIC_VECTOR (3 downto 0); --** Ievietojiet šo pēc " sākas "atslēgvārds ** process (CLK) sākt ja CLK'event un CLK = '1 ', tad, ja (LOAD = '1'), tad REG