LVDS Query .....

[atkl]

Hi all

Šeit Gaurav, im projektēšana LVDS Tx & Rx ķēde 180nm tehnoloģijas, 180nm minimālais garums I / O 3.3V MOS ievada 0.36u.bet kāds teica 2 man u nevar iegūt labāku atbilstību minimālo garumu, tāpēc im virzība uz 0.72u kā garums, mana problēma ir tā, ka mana kopējā mode & diferencētu produkciju LVDS būt zināma svārstība, kā tas redzams manā figure 1.
here i am, izmantojot arī pārvades līniju modelis ar kapacitātes un 1.7pf & induktivitāti 5nH laikā prelayout simulācija, kuru es izmantoju izbeidz pretestību 100 ohm gan beigās (tx & Rx pusē)

please help me,

1) Kā es varu samazināt svārstības pie izejas viļņa forma
2) es varu arī saņemt atbilstīgu, ja es esmu projektēšana ar 0.36u minimālais garums I / Os
3) kādi papildu pārbaudes man būs jādara, lai es varētu apstiprinājies, vai mans dizains ir pienācīgi apstrādāti vai ne?
4) Kā es to daru prelayout simulāciju, cik parasitics kapacitātes i uzliks katrā mezglā tā, ka mana prelayout & postlayout simulācija saņemt gandrīz sakrīt (kādu ķermeņa teica, lai es 1fF uzgali katrā mezglā laikā prelayout simulācijām)

waiting for you palīdzēt

paldies un uz
Gaurav
Atvainojiet, bet jums ir nepieciešams autorizēties, lai skatītu šo pielikumu

 

[Ravi dixit]

var pārdomas sakarā ar nepareizu izbeigšanu

 

[ericzhang]

Kā par viļņiem un VfB?Izskatās, ka kopējā mode osillation.An AC analīze jāveic, lai pārbaudītu CMFB stabilitāte?

Vēl viens svarīgs jautājums:
Spec pieprasījumi DC vadītāja izejas pretestība:
Minimālais Typical Maximum
40ohm 90ohm 140ohm
Jūsu shematisks bez nearend 100ohm izbeigšanu var neatbilst spec.

BR

eric
12/14

 

[jonashat]

atklāt wrote:

1) Kā es varu samazināt svārstības pie izejas viļņa forma

 

[malikmunish]

jums, lai pārbaudītu cilpa stabilitāte

MM

 

[atkl]

labi draugi Thnks par ur atbildi, var kāds man pateikt, kā es varu pārbaudīt CMFB stabilitāte?(Cik es varu pieslēgt maiņstrāvas avota līdz atgriezeniskā cilpa AC simulācija)
arī es varu izmantot 0.36u minimālais garums I / Os?

Es daru prelayout simulāciju, cik parasitics kapacitātes i uzliks katrā mezglā tā, ka mana prelayout & postlayout simulācija saņemt gandrīz sakrīt?(Dažas ķermeņa teica, lai es 1fF uzgali katrā mezglā laikā prelayout simulācijām)

 

[AVT]

vienkārši - atvērta cilpa - ievietot maiņstrāvas avota (neaizmirstiet dc kompensācijas), lai ievadi diffpair no kopējā veids atsauksmes pastiprinātāju un pasākums ac labums un fāzē punktā starp abu kopīgo mode feddback "dalot" resistors.

Jums ir jābūt aptuveni 60 grādu fāzes rezerves - lai veiktu kļūdu pietiekami mazam, 40 dB ir klusa jauka ...

 

[paladinzlp]

Jums ir nepieciešams pārbaudīt kopējā režīmā cilpa stabilitāti.

 

[AVT]

dažas piezīmes - 40-140 omiem ir viens beidzās izbeigšanu vērtības novecojušas IEEE-spec - anyway es būtu ļoti priecīgs, lai saprastu, kā īstenot šīs vienpusīgā pārtraukšanu current.mode draiveris?

Risinājums varētu būt ātri (!!!) CMFB-circuit, kas var likvidēt kopējā režīma izkropļojumiem, ko varētu iegūt, piemēram, kad avots blakus pretestībai pašreizējās avotiem nav labi atbilstību ...
Bet tas būs CMFB diezgan varas izsalcis - vai ne?- Vai am I missing something?

Anyway - esmu redzējis arī dizainparaugiem, kuri tikai izmantot replice-slēgums biaisng PVO un nmos-strāvas avotu - es neredzu iespēju, ka šie darbi tiks vienmēr atbilst IEEE 1.596 spec - bet tās tiek pārdotas kā 644A TIA compliant kā Cik man zināms - vai arī kā var īstenot 4 5mA-LVDS vadītāja, kas ir CMFB-circuit, kas ir 3dB/gbw vairāku 100 MHz, lai novērstu common-mode signāls avota pusē?(paskaidrot tas mani - lūdzu!)