LVDS komunikācijas problēma - skewing varbūt?

[sebmaster]

Hello,

Man nebija pilnīgi pārliecināts, kur likt šo tik atvainojos, ja tā shouldn't būt šajā forumā.

Es cenšos vadīt LCD ar DS90C363 FPD-Link LVDS raidītājs.

LCD rīkojās, it kā tas nebūtu, kas saņem datus, tā, lai atkļūdot es savienots DS90CF364 - uztvērēju, 363 - uz izejas manu kontrolieris pārbaudīt signālus.

363/364 ir paredzēti, lai 21 biti TTL datu un pulksteni, un nosūta tos četrus LVDS līniju pirms braukšanas TTL rezultātus ar tiem vēlreiz.

map exactly.

21 ieejas un izejas, kas ir
kartē precīzi.

Kad man apjomu par 364 to, ko es redzu ir tas, ka ouputs tiek ekspluatēti, bet ar nepareizu, piemēram, lielākā problēma ir DE signāla, dodoties uz TX20 par 363 pagrieziena augšā RX17, 18 un 16 par 364, kaut arī ne meklējat kā tīrīt, kā vilnim pirms nosūtīšanas.

Es nevaru domāt, kāpēc tas būtu, divi kabelis starp ir tikai dažas collas garš un lielākoties LVDS kabeļi ir pasargāti vītā-pāra.

Vai ir kāds, kurš zina LVDS mazliet labāk, un ir dažas idejas?

Šeit ir mikroshēmas datu lapa par: http://cache.national.com/ds/DS/DS90C363.pdf

(Es neesmu, izmantojot jebkuru izbeigšanu rezistori vai tamlīdzīgi - mikroshēmas savienojums starp, ir tieša. Tie ir barošanu no tās pašas piegādes.)

 

[FVM]

Quote:

Es neesmu, izmantojot jebkuru izbeigšanu rezistori vai līdzīgu

 

[sebmaster]

Hi FVM,

Paldies vēlreiz, man bija iespaids, ka tā slodze pretestība ir nepieciešama darbībai LVDS, ka tā būtu daļa no uztvērēja IC.

Tiklīdz man 100ohm rezistori pāri LVDS pārus uztvērēja viļņu forma sakopta un es sāku saņemt rezultātus īstajā pins.

Manas bažas, tagad ir tā, ka es nezinu, kāpēc mana LCD nedarbojas, jo datu lapu norāda, ka šis ir tāds pats pretestība visās LVDS pāriem.Es centīšos un nodot rezistori pāri raidītāja jauda ir un redzēt, kas ietekmē, kas ir.

EDIT: LCD darbojas labi tagad, bija VCC problēma atkārtojas diezgan slikti, jo to, ko es varu tikai pieņemt, bija kļūdains savienojuma kontrolieri kuģa.Es apiet dziesmu parādot izturību, un tas sāka strādāt.
Es varu parādīt vienkrāsainu lieliski, ja es mēģinātu izstrādāt modeli šķiet kā tad, ja DE signāls nav synced perfekti, bet man ir aizdomas, tas varētu būt saistīts ar to, kā es esmu vadītāja RGB rezultāti, kas VHDL (piešķirot veselu vērtībām, nevis mainīt, piemēram, faktisko kontrolieris būtu).