lietot NC-verilog Modelēšana Altera IP ziņojumā erro

[well]

Es NC-Verilog5.1 lai modelētu ALTERA IP (DDR2 kontrolieris, izmantot quartus9.0 radīt), bet encouter erro: ncvlog: * E, UMGENE (altera_mf.v, 23.972 | 5): "endgenerate" ir gaidāms [12.1.3 (IE EE 2001)]. Es uzskatu, ka tas erro no lietas materiāliem altear_mf.v, izmantoto failu radīt. piemēram, šādi: ģenerētu, ja (dziļums <3) sākt vienmēr @ (posedge CLK vai negedge reset_n) sākas if (reset_n == 0) dreg