lai modelētu digitālo netlist failu?

K

kollayliu

Guest
I have created digitālo netlist ar viewlogic, kā modelētu šo netlist failu?

 
1.netlist
2.mērķa bibliotēka
3.SDF failu, ja U ir
4.testbench kas izmanto iepriekš sim

 
Hi kollayliu,

Pirms u radīt netlist ķēdes, u jāpārbauda (funkcionālās verificēšana) RTL ķēdē.

Jums jāsaprot, ASIC / FPGA dizains plūsmas.

Pirmkārt, jums rakstīt Verilog / VHDL RTL ķēdē.
Nākamo, jums ir nepieciešams veikt funkcionālo pārbaudi, izmantojot testbench.
Tagad, jūsu RTL ķēde ir zelta modeli.

Vēlāk, jums nepieciešams sintezēt RTL kontūra.Šeit Jums ir jābūt targer bibliotēkā (ASIC vai FPGA std šūnu bibliotēka).
Tāpat jūs varat ļaut sintēzes rīku, lai radītu SDF failu Jums vai nav (no jums).
Parasti mēs nemaz rīks ģenerē SDF lietas netlist kontūra.

Tad atkal imitē netlist failu.
Šeit Jums jāizmanto atpakaļ tajā pašā testbench.
Plus, mērķa bibliotēka, jo tā ir netlist ķēdes ... nav RTL.

Es ceru, ka es didn't jums sajaukt.
Dariet man zināmu, ja u ir šaubas.

Hope it helps.
Atvainojiet, bet jums ir nepieciešams autorizēties, lai skatītu šo pielikumu

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top