B
broussea
Guest
Hi,
Man vajag, lai modelētu asinhronu atmiņas procesoru atnest posmā.Ideāli, es gribētu pārstāvēt atmiņu, ko kavēšanās "D" starp izlaides adresi, pin un ieejas datu pin mana dizains, tā, ka šī lieta tiks ņemtas vērā, sintēzes un vietu un maršrutu.
Es, izmantojot Design Compiler sintēzei un SOC sastopas uz vietas un izkārtojums, un man ir ļoti grūti identificēt bieži (un vienkāršai) veids, kā īstenot šo.Vai kāds šeit, iedodiet man kādu mājieni par to, kā to izdarīt?Vai pastāv laika ierobežojumi, kas palīdz to izdarīt?
Man vajag, lai modelētu asinhronu atmiņas procesoru atnest posmā.Ideāli, es gribētu pārstāvēt atmiņu, ko kavēšanās "D" starp izlaides adresi, pin un ieejas datu pin mana dizains, tā, ka šī lieta tiks ņemtas vērā, sintēzes un vietu un maršrutu.
Es, izmantojot Design Compiler sintēzei un SOC sastopas uz vietas un izkārtojums, un man ir ļoti grūti identificēt bieži (un vienkāršai) veids, kā īstenot šo.Vai kāds šeit, iedodiet man kādu mājieni par to, kā to izdarīt?Vai pastāv laika ierobežojumi, kas palīdz to izdarīt?